end component;
component loop_filter generic(M:integer);
port(Reset :in std_logic; Clk :in std_logic; Clk_Est :in std_logic;
insert_signal :out std_logic; reduce_signal :out std_logic;
Phase_Error :in std_logic_vector(1 downto 0) );
end component;
component digital_co
port(Reset :in std_logic; Clk :in std_logic; Clk_Est :buffer std_logic; insert_signal :in std_logic; reduce_signal :in std_logic );
end component; signal clk_est :std_logic;
signal phase_error :std_logic_vector(1 downto 0); signal insert_signal :std_logic; signal reduce_signal :std_logic;
begin
u1:phase_compare
port map(reset=>reset, clk_est=>clk_est, date_in=>date_in,
phase_error=>phase_error );
u2:loop_filter generic map(256) port map(reset=>reset, clk=>clk,
clk_est=>clk_est,
phase_error=>phase_error,
35
insert_signal=>insert_signal, reduce_signal=>reduce_signal );
u3:digital_co
port map(reset=>reset, clk=>clk,
insert_signal=>insert_signal, reduce_signal=>reduce_signal, clk_est=>clk_est );
clk_estimate<=clk_est; data_out<=date_in;
end rtl;
仿真图：
36
6 通信系统课程设计心得体会
在学习了通信原理专业课后，对于通信系统课程设计，我们进行了两周左右的准备与调试，中间暴露了很多问题，当然也有很多挑战，经过小组的共同努力和老师的耐心指导下完成了本小组选题。作为对于通信原理专业必修课的一种检验，我们发现自己对于知识的掌握和理解还不够，尤其是涉及到实际运用当中的具体问题，比如同步过程的建立，尤其是位同步的建模与设计、上机调试。我们尝试了几种方法，在具体比较后，最后挑选了一个最小误差的数字锁相环成熟方案。还有在使用软件的过程中暴露出来的问题，软件的使用、调试，尤其是各个模块合成时的同步。在刚开始，以课程设计要求为基础，我们进行了一次讨论，完成了方案的总体思路和小组模块划分，并确定了完成课程设计的总体过程。首先是收集资料，比如图书馆里关于FPGA通信系统建模方面的书籍，网上关于数字基带传输系统的资料。然后基于资料做了一个基本模型，关于这个基本模型又进行了一次讨论，大家对每个模块发表自己的建议与修改提议，再由模块负责人进行改进、提高。经过一段时间的修改，终于由基本模型过渡到了最终模型。最终再基于最终模型进行了编程与上机调试。
本次通信系统课程设计，加深了我们对于本专业的认识，尤其对通信原理的理解得到了很深的提高，更为以后的实际运用得到了锻炼。我们也在小组分工合作中体会到了分工合作、协调共进的重要性，
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一个大的系统工程涉及到方方面面，需要很多人的通力合作才能取得最后的整体成功。比如我们一直关心的同步问题。对于这次课程设计收获颇丰，很实在的锻炼了自己的各项能力，是对未来进入通信行业的一次铺垫。希望能够在此基础上还能提高与进步。
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附录： 参考资料：
[1]樊昌信，曹丽娜.通信原理(第6版)[M].北京：国防工业出版社，2011.
[2]王兴权.Quartus II的FPGA设计手册.桂林电子科技大学计算机与控制学院, 2007 . [3]褚振勇等. FPGA设计与应用[M].西安：西安电子科技大学出版社，2002.
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