通信原理课程设计 基于FPGA的时分多路数字基带传输系统的设(6)

tscount:=tscount+'1'; else bitcount:=bitcount+'1'; end if; end if;

end process p1; p2:process(clkin)

variable regester:std_logic_vector(7 downto 0);--定义一个内部的寄存器， --用于寄存输入的八位数据

variable temp:std_logic_vector(7 downto 0);--定义一个中间变量，用于数据的串行输出 begin

if clkin'event and clkin='1' then

ads<=tscount(4 downto 0);--记录当前输出的是第几路信号 if bitcount=\

if tscount(5 downto 0)=\

regester:=\ --双帧计数为0时传帧同码 elsif tscount(5 downto 0)=\

regester:=\ --双帧计数为32时传勤务信息 elsif tscount=\

regester:=\ --复帧计数为16时传复帧同步码 elsif tscount(4 downto 0)=\

regester:=\ --除F0帧外，每帧的第16时隙都传信令信息

else regester:=datain; --不满足以上条件时传语音信号 end if;

temp:=regester; --并串转换 dataout<=temp(7);--时隙的第一个时钟上升沿输出最高位 else

temp(7 downto 1):=temp(6 downto 0);--右移 dataout<=temp(7);--接着发其他位 end if; end if;

clkout<=clkin;--输出时钟 end process p2; end behav;

25

仿真图：

5.6一次群分接器程序与仿真图

--时分分接程序

--同步码捕获三次后方确认同步完成，若失步三次后重新捕获

--输入一个一次群串行合路数据流2.048MB/S信号，一个一次群串行位同步时钟2.048MB/S信号

--输出一个一次群串行合路数据流2.048MB/S信号，一个30位逻辑矢量时隙脉冲信号(每位对应一路时隙脉冲)

--一个一次群串行位同步时钟2.048MB/S信号

--输出串行数据流分别于A1??A31相与即可得到各路话音信号

library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;

entity fenjieqi is

port(datain,clkin:in std_logic;--输入2.048MB/S的合路数据流，输入 --串行位同步时钟2.048MB/S

A1,A2,A3,A4,A5,A6,A7,A8,A9,A10,A11,A12,A13,A14,A15,A17,A18, A19,A20,A21,A22,A23,A24,A25,A26,A27,A28,A29,A30,A31:out std_logic;

--输出30位逻辑矢量时隙脉冲信号，与dataout相与的结果就是所选择的一路语音 --输出

clkout,dataout:out std_logic);--输出串行数据流和输出时钟 end fenjieqi;

architecture behave of fenjieqi is

signal regester,singlecount:std_logic_vector(7 downto 0):=\--regester为八位移位寄存器用于捕获同步码,singlecount为单帧计数器

signal doublecount:std_logic_vector(8 downto 0):=\双帧计数器以位为单位 signal catch:std_logic:='0';--同步码捕捉状态标志0表捕捉态，1表示同步态

signal syncount,lostcount:std_logic_vector(1 downto 0):=\同步计数器以位为单位

26

--与失步计数器

begin

P1:process(clkin)--利用移位寄存器暂存当前输入码，敏感信号为时钟上升沿 --即当时钟上升沿到达时该进程执行一次 begin

if clkin'event and clkin='1' then--时钟上升沿有效暂存输入数据 regester<=regester(6 downto 0)&datain; end if;

end process P1;

P2:process(clkin)--同步码捕捉，同步保持比较 begin

if clkin'event and clkin='0' then--时钟下降沿有效验证是否为同步码

--及验证落后于暂存刚好半个时钟周期，敏感信号为时钟下降沿，即时钟下降沿到达一次程序执行一次

doublecount<=doublecount+1;

singlecount<=doublecount(7 downto 0)+1;--借用双帧第八位单帧计数 if catch='0' then --catch为0时为捕捉态 if syncount=\

if regester=\

syncount<=syncount+1;doublecount<=\

--表示第一次捕捉到同步码，将其次数加一，并且让输出变为第八位 end if;

elsif doublecount=\ --已捕捉到同步码的同时验证捕获 if regester=\

if syncount=\ --验证同步次数达到3次时转为同步状态 else syncount<=syncount+1; end if;

else syncount<=\验证不是同步码时转为重新捕获状态 end if; end if;

else --catch为1，同步态时，同步保持比较

if doublecount=\ --表示同步时验证不是同步码

if lostcount=\then catch<='0'; lostcount<=\ --验证失步次数达到三次时转为捕捉状态

else lostcount<=lostcount+1; end if; end if; end if; end if;

27

end process P2;

P3:process(clkin,singlecount,catch)--时钟上升沿有效，译码输出 begin

if clkin'event and clkin='1' then if catch='1' then dataout<=datain;

if singlecount>=\ A1<='1';else A1<='0';end if;

if singlecount>=\ A2<='1';else A2<='0';end if;

if singlecount>=\ A3<='1';else A3<='0';end if;

if singlecount>=\ A4<='1';else A4<='0';end if;

if singlecount>=\ A5<='1';else A5<='0';end if;

if singlecount>=\ A6<='1';else A6<='0';end if;

if singlecount>=\ A7<='1';else A7<='0';end if;

if singlecount>=\ A8<='1';else A8<='0';end if;

if singlecount>=\ A9<='1';else A9<='0';end if;

if singlecount>=\singlecount<=\ A10<='1';else A10<='0';end if;

if singlecount>=\singlecount<=\ A11<='1';else A11<='0';end if;

if singlecount>=\singlecount<=\ A12<='1';else A12<='0';end if;

if singlecount>=\singlecount<=\ A13<='1';else A13<='0';end if;

if singlecount>=\singlecount<=\ A14<='1';else A14<='0';end if;

if singlecount>=\singlecount<=\ A15<='1';else A15<='0';end if;

if singlecount>=\singlecount<=\ A17<='1';else A17<='0';end if;

if singlecount>=\singlecount<=\ A18<='1';else A18<='0';end if;

if singlecount>=\singlecount<=\ A19<='1';else A19<='0';end if;

28

if singlecount>=\A20<='0';end if;

if singlecount>=\A21<='0';end if;

if singlecount>=\A22<='0';end if;

if singlecount>=\A23<='0';end if;

if singlecount>=\A24<='0';end if;

if singlecount>=\A25<='0';end if;

if singlecount>=\A26<='0';end if;

if singlecount>=\A27<='0';end if;

if singlecount>=\A28<='0';end if;

if singlecount>=\A29<='0';end if;

if singlecount>=\A30<='0';end if;

if singlecount>=\A31<='0';end if; end if; end if;

end process P3; clkout<=clkin; end behave;

singlecount<=\singlecount<=\singlecount<=\singlecount<=\singlecount<=\singlecount<=\singlecount<=\singlecount<=\singlecount<=\singlecount<=\singlecount<=\singlecount<=\

A20<='1';else A21<='1';else A22<='1';else A23<='1';else A24<='1';else A25<='1';else A26<='1';else A27<='1';else A28<='1';else A29<='1';else A30<='1';else A31<='1';else

仿真图：

29

百度搜索“77cn”或“免费范文网”即可找到本站免费阅读全部范文。收藏本站方便下次阅读，免费范文网，提供经典小说综合文库通信原理课程设计 基于FPGA的时分多路数字基带传输系统的设(6)在线全文阅读。