4.5 一次群时分复接器原理
复接器的功能是将30路PCM信号与帧同步和勤务信号综合成一路2.048Mb/s的串行合路输出，并包括生成时隙地址信号。其中主要包括多路数据选择器，串并转换器，计数器等。
4.6 一次群时分分接器原理
分接器的功能是将32路合路的2.048Mb/s的信号分成32路64K/S的分路信号，同时生成32路时隙脉冲。其中主要是帧同步与位同步的捕捉与确定。
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4.7 同步模块原理
在数字通信系统中，同步包括载波同步，码元同步（位同
步），群同步（帧同步），网同步四种，本课程设计主要用到帧同步与位同步。
1）帧同步是为接收信号而使给定数字信道的接收端与发送端的相应信道对齐的过程，帧同步码有集中插入和分散插入两种插入方法，此课程设计中主要研究集中插入帧同步法，详细设计可见一次群时分分接。
2）位同步是为了在准确的时刻对接收码元进行判决，以及对接收码元能量正确积分，它是从接收码元的起止时刻产生一个码元同步脉冲序列。位同步可分为外同步法和自同步法。外同步法是一种利用辅助信息同步的方法，需要在信号中另外加入包含码元定时信息的导频或数据序列。自同步法不需要辅助同步信息，
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直接从信息码元中提取出码元定时信息，这种方法要求在信息码元序列中含有码元定时信息，在此课程设计中，用数字锁相环法实现码元的自同步。
位同步原理图：
Clk Data_In 相位比较 PCC Phase error 数字滤波 DLE Insert signal 受控分频 DCO Reduce signal Clk_Est
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5通信系统课程设计各模块编程与上机实现 5.1 PCM编码程序与仿真图
--PCM编码，符合ITU-T G.711建议
--一个输入为13位逻辑矢量的均匀量化值，一个8000HZ占空比为1/32的取样脉冲 --输出为八位逻辑矢量的A律PCM编码，和一个8000HZ的时钟
--虽然设计要求输入输出2.048MB/S时钟，个人觉得用不上，故舍去了 --quartus软件是以下标大的位为高位，所以十三位输入采用D(12)为符号位
library ieee;--程序调用的库是IEEE库
use ieee.std_logic_1164.all;--定义了std_logic，std_logic_vector类型
entity PCMencode is
port(clkin :in std_logic;--输入时钟8000HZ
D :in std_logic_vector(12 downto 0);--std_logic_vector全拼standard_logic标准逻辑矢量
C :out std_logic_vector(7 downto 0); clkout:out std_logic ); end PCMencode;
architecture behavior of PCMencode is begin
process(clkin,D) begin
if clkin'event and clkin='1' then
if D(11)='1' then C<=D(12)&'1'&'1'&'1'&D(10)&D(9)&D(8)&D(7);
elsif D(10)='1' then C<=D(12)&'1'&'1'&'0'&D(9)&D(8)&D(7)&D(6); elsif D(9)='1' then C<=D(12)&'1'&'0'&'1'&D(8)&D(7)&D(6)&D(5); elsif D(8)='1' then C<=D(12)&'1'&'0'&'0'&D(7)&D(6)&D(5)&D(4); elsif D(7)='1' then C<=D(12)&'0'&'1'&'1'&D(6)&D(5)&D(4)&D(3); elsif D(6)='1' then C<=D(12)&'0'&'1'&'0'&D(5)&D(4)&D(3)&D(2); elsif D(5)='1' then C<=D(12)&'0'&'0'&'1'&D(4)&D(3)&D(2)&D(1); else C<=D(12)&'0'&'0'&'0'&D(4)&D(3)&D(2)&D(1); end if; end if;
end process; clkout<=clkin; end behavior;
仿真图：
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5.2 PCM译码程序与仿真图
--PCM译码
--输入A律八位PCM编码，占空比为1/32的8000HZ的去取样时钟
--输出为十三位逻辑矢量均匀量化值，占空比为1/32的8000HZ的去取样时钟library ieee;
use ieee.std_logic_1164.all; entity PCMdecode is port(
clkin:in std_logic;
C:in std_logic_vector(7 downto 0); D:out std_logic_vector(12 downto 0); clkout:out std_logic); end PCMdecode;
architecture behavior of PCMdecode is signal temp:std_logic_vector(2 downto 0); begin
temp <= C( 6 downto 4) ;
process(clkin) begin
if clkin'event and clkin='1' then case temp is
when \ when \ when \ when \ when \ when \ when \ when \
19
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