通信原理课程设计 基于FPGA的时分多路数字基带传输系统的设(3)

示。根据CCITT的建议，为改善小信号量化性能，采用压扩非均匀量化，有两种建议方式，分别为A律和?律方式，本设计采用了A律方式。

在13折线法中，无论输入信号是正是负，均按8段折线（8个段落）进行编码。若用8位折叠二进制码来表示输入信号的抽样量化值，其中用第一位表示量化值的极性，其余七位（第二位至第八位）则表示抽样量化值的绝对大小。具体的做法是：用第二至第四位表示段落码，它的8种可能状态来分别代表8个段落的起点电平。其它四位表示段内码，它的16种可能状态来分别代表每一段落的16个均匀划分的量化级。这样处理的结果，8个段落被划分成128个量化级。段落码和8个段落之间的关系如表1所示；段内码与16个量化级之间的关系见表4.1.2所示。

4.1.2PCM编码规则

表1 段落码 表2 段内码 段落序号 段落码 8 7 6 5 4 3 2 1 111 110 101 100 011 010 001 000 段落范围 2048-4096 1024-2048 512-1024 256-512 128-256 64-128 32-64 0-32 量化间隔 段内码 15 14 13 12 11 10 9 8 1111 1110 1101 1100 1011 1010 1001 1000 量化间隔 7 6 5 4 3 2 1 0 段内码 0111 0110 0101 0100 0011 0010 0001 0000

4.1.3流程图如下

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图 4.1.3 PCM编码器流程图

4.2 PCM译码器原理

4.2.1 PCM译码分析

PCM译码是PCM编码的逆过程。通过对PCM编码的分析，可以进行8位PCM编码到13位A率13折线的转换，具体转换见下译码规则图。其中注意，在译码时的13位码是对应段的中间值，既所得的编码应加上对应段量化值的一半。

4.2.2 PCM译码规则

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图 4.2.2 PCM译码规则

4.2.3流程图如下

图 4.2.3 PCM译码流程图

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4.3 HDB3编码器原理 4.3.1 HDB3编码规则分析:

1）对输入为1码元交替翻转编码,即依次在H+和H-端口输出1 2)对输入为0码元同时在H+和H-端口输出0

3)当连续输入4个0码元,且与上一个连续0码元之间1码元为 奇数个时,第四个0码元改为1码元,且与之前1码元的最后一 个1码元同极性,即:在同端口输出

4)当连续输入4个0码元,且与上一个连续4个0码元之间1码 元为偶数个时,第一个0码元改为1码元，与之前1码元的最 后一个1码元反极性,即:在不同端口输出，第四个0码元改为 1码元,且与之前1码元的最后一个1码元同极性,即:在同端 口输出

4.3.2HDB3编码VHDL语言设计

1）逐位处理输入输出数据,即:每输入一比特数据就判断处理, 并在H+和H-端口同时输出一位比特脉冲.

2)为了能修改含本时钟之前4个时钟周期的输出比特,建立一 个4位移位寄存器保存输入数据temp;

3）输出“1”时，确定下次1码元输出端口的确定，即极性是+ 或-；每输入一个“1”，极性反转一次，记录信息county; 4）检测当前是否为连续“0000”，记当前零个数count0； 5）记录两个连续“0000”之前连续1的个数记数count1，(即 奇偶数)。

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6）更新“B00V”“000V”时，更新信息count0，count1，county；

4.3.3流程图如下：

源码 1 0 +0 1 1 0 0 0 0 +1 1 1 -1 0 0 0 0 0 1 -+1 1 0 1 1 -1 0 0 +1 1 0 0 0 -1 0 0 +1 1 0 0 0 -1 0 1 +1 1 HDB3码 0 0 0 0 0 0 0 0 0 H+ 0 0 0 0 0 0 0 0 0 H- 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 0 1 0

4.4 HDB3译码器原理

4.4.1HDB3译码规则分析

将编码修改过的0码元恢复，并将双极性交替1脉冲改为单 极性1脉冲

4.4.2 HDB3译码VHDL语言设计

对输入的H+和H-分别设立一个五级缓存移位寄存器，每一拍 都判断是否存在10001，或1001X；若存在分别改成10000， 或0000X。再将H+和H-相或输出。 4.4.3流程图如下：

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