基于Quartus - II - 的FPGACPLD开发(7)

的占空比

elsif q1=11 then f1<='0';q1<=0; --改变q1后面的数字可以改变，载波f1的频率

else f1<='0';q1<=q1+1; end if; end if;

end process;

process(clk) --此进程通过对系统时钟clk的分频，得到载波f2 begin

if clk'event and clk='1' then if start='0' then q2<=0;

elsif q2<=0 then f2<='1';q2<=q2+1; --改变q2后面的数字可以改变，载波f2的占空比

elsif q2=1 then f2<='0';q2<=0; --改变q2后面的数字可以改变，载波f2的频率

else f2<='0';q2<=q2+1; end if; end if;

end process;

process(clk,x) --此进程完成对基带信号的FSK调制 begin

if clk'event and clk='1' then

if x='0' then y<=f1; --当输入的基带信号x=‘0’时，输出的调制信号y为f1

else y<=f2; --当输入的基带信号x=‘1’时，输出的调制信号y为f2 end if; end if;

end process; end behav;

VHDL程序编辑

VHDL编程完毕，保存为PL_FSK.VHD

3、编译

VHDL编程完毕，保存后，进行编译，编译方法是：单击功能按钮区的红色三角形，若编译未成功，则需对相应地方进行修改；若编译成功，则出现下图所示提示，然后点击确定（有时会出现警告，但一般对操作不会产生影响，特殊情况下需要修改，以解除警告）。编译虽然成功，只说明程序未出现错误，并不能说明改程序会实现所需的功能，所以还要进行仿真，来判断该程序能实现所需的逻辑功能。

编译完成

4、仿真

1）建立仿真波形文件：File—new—Verification/Debugging Files选项，点击选择Vector Waveform File,点击OK。

建立仿真波形文件

2) 点击OK后，则出现下面所示的仿真图。

需要设置的仿真波形文件

3).双击空白处，则会出现新的对话框，该对话框用来对端口进行设置。

Insert Node or Bus

4)在上图中点击Node finder（其他均为默认值，不用选择）会弹出如下窗口。

Node Finder 对话框

5)在上图所示的窗口中Filter选择Pins all,点击List，就会有原程序中有关的输入输出节点，将这些节点选中，点击》按钮。如图所示。

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