AS - 001基于FPGA的HDB3编译码的建模与实现 - 图文(6)

基于FPGA的HDB3编译码的建模与实现 HDB3码译码器的建模与实现

图4.5“1100110011001100110……”时译码输出

图4.6 “10000000110000000100110010000011001100000100100” 时译码输出

由仿真波形可以得出：

HDB3_DATA：010000011100001101000001110000110100000111…… DEHDB3： 000000000000000000000000000000000000000000?? HDB3_DATA：01100110011001100110…… DEHDB3： 11111111111111111111……

HDB3_DATA：010000000110000000100110010000011001100000100100 DEHDB3： 010000000110000000100110010000011001100000100100 从图4.4~图4.6可知，其输出的波形与根据HDB3译码规则算出的代码一致；从码元的输入到译码的输出的延迟为913.2ms，满足实时通信对延迟的要求。并且从QUARTUSⅡ的编译时可知，此译码模块的占用逻辑单元为10，对逻辑单元的占用率小于1%，占用引脚为5，这与编码器引脚的占用一致，而对于存储单元的占用为0，可知此译码器的资源的占用相当少，便于以后的系统升级与优化。

4.5 小结

本章主要介绍HDB3码译码的建模与实现，由于HDB3码的译码比较简单，在其译码系统中并没有采用模块化的设计，又由于在EDA的平台上并不能处理负信号，因此，在整个HDB3码的译码系统中只有两部分：HDB3码译码的硬件部分和

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HDB3码的软件部分。从仿真结果来看，正确实现了HDB3码的译码过程。

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基于FPGA的HDB3编译码的建模与实现 结束语

第五章 结束语

本毕业设计采用FPGA芯片EPF10K20TC144-4为硬件平台，以美国Altera公司的QUARTUSⅡ为软件平台，根据HDB3码的编译码原理，基于VHDL硬件描述性语言，采用“至顶向下”的方法来对HDB3码进行建模。此种设计方法就是把一个复杂的系统分成几个部分，再把每部分划分成若干子模块，各模块独立进行设计，采用这种模块化设计，有利于提高工作效率。同时在系统仿真校验时，若发现不符合要求，只要查找出有问题的模块，修改一次，则使该系统有问题的模块得到更正，从而解决了由此模块产生的系统错误。

对于HDB3编/译码实现部分，在其编码模块的硬件电路中，本毕业设计采用CD74HC4052四选一数模选择器来实现，对于其译码模块的硬件电路中，为了能够满足实时通信的要求，本毕业设计采用了AD790和SE5539这两种高速的电压比较器来实现；在HDB3码编/译码的软件部分，使用EDA的硬件描述性语言VHDL对HDB3码进行代码的编译和仿真，从仿真的结果来看，其建模是正确的。

在本毕业设计开发过程中由于采用高级硬件编程语言下载到编程器件的设计实现过程，相对于在DSP平台或硬件电路来实现代码的编译码，大大缩短了开发周期，增强了硬件设计的灵活性和可移植性，也避免了专用集成电路设计的高风险。采用时序仿真的验证方法，基本可以保证设计的可靠性。

本毕业设计采用以FPGA为硬件平台，基于VHDL语言对HDB3码的编/译码的实现具有如下的优势：

① 使用VHDL语言对HDB3码的编译码，相对于采用硬件电路来实现，可以对其采用模块化的设计，简化了系统设计的难度，降低了工程人员的工作强度。

② 可以在VHDL的软件QUARTUSⅡ上对HDB3码的编译码代码进行调试，正确后才下载到硬件平台上，节省了系统开发的成本。

③ 现在电子技术发展的速度非常迅速，从而导致了在现实中系统的更新换代的速度很快，而采用以FPGA为硬件平台的设计的系统性能优越，功能紧凑，扩展性好，对于系统的升级，只需对芯片中的程序代码进行更新。本文基于FPGA的HDB3编/译码的建模与实现方法具有一定的通用性，可以用到其它基带码型的编/译码实现场合。

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基于FPGA的HDB3编译码的建模与实现 参考文献

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基于FPGA的HDB3编译码的建模与实现 致谢

致 谢

在本论文完成之际，首先要感谢杨老师在本论文的写作期间给我的悉心指导和大力支持。杨老师那严谨的治学态度，求实的科学精神和一丝不苟的工作作风令我终生难忘。感谢在大学本科期间，所有曾经帮助、培养过我的老师，衷心感谢他们在我大学四年之中，指导我的学习，教会我做人的道理。

衷心感谢百忙之中抽出时间评阅我的论文的各位老师，感谢他们评阅本文付出的辛勤劳动。

特别感谢我的同学对我的支持、理解和鼓励，感谢我的朋友对我的关怀和帮助，是你们的友情始终支持着我。

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