AS - 001基于FPGA的HDB3编译码的建模与实现 - 图文(5)

基于FPGA的HDB3编译码的建模与实现 HDB3码译码器的建模与实现

第四章 HDB3码译码器的建模与实现

4.1 HDB3码的译码规则及建模

根据HDB3码的编码规则，V脉冲的极性必然和前面非0脉冲的极性一致。而当无V脉冲时，HDB3码的脉冲是“+1”和“-1”交替变换出现的。而当连续出现两个“+1”或“-1”时，若无误码时，则可知后一个一定是V脉冲。因而可从所接收的信码中找到V码，然后根据加取代节的原则，在V码前面的三位代码必然是取代码，在译码时，需要全部复原为四个连“0”。只要找到V码，不管V码前面两个码元是“0”码，还是3个“0”码，只要把它们一律清零，就完成了扣V和扣B的功能，进而得到原来的二元信码序列。

因此可实现HDB3码译码的模型如图4.1所示：

HDB3 双相码 NRZ 检测V和扣V扣B 双/单极性变换 图4.1 HDB3码译码器模型

如图4.1所示，HDB3码的译码器模型中，是由单双极性变换电路和V检测扣V扣B两个模块组成。单双极性变换电路实现代码的双单极性的变换，而扣V和扣B电路在时钟的控制下，完成扣B和扣V的 功能的。

由前面分析可知，EDA软件QUARTUSⅡ是不能在波形仿真中处理双/单极性变换的，因此，本文采用一个外部硬件电路来实现双/单极性的变换。

4.2 译码中双/单极性的实现

在本论文设计中，HDB3码的双单极性的变换是以AD790和SE5539为核心芯片组成的硬件电路；AD790是一种低功耗、低偏置电压双通道的电压比较器，还是一种高精度的电压比较器，AD790在双极性时的工作电压的范围是-16.5V～+16.5V。SE5539是一种高频率的集成运放电路。如图4.2所示，此双/单极性变换是由AD790和SE5539为核心来实现双单极性的变换，图中输入信号HDB3_IN来自编码模块的HDB3_OUT端口，由图4.2可知，其上半部分在未接反相器74LS04与后面的部分电路时，电路是一个双限比较器（窗口比较器），当+5>HDB3_IN>+1时输出为低电平，其余的情况输出全部为高电平，然后经过反相器输出，从而达到

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检测出“+1”信号的目的，图的下半部分是一个高精度整流电路，当HDB3_IN>0或HDB3_IN=0时，必然使8引脚输出为低电平，从而导致D2截止D1导通，R10中的电流为0，则最终DEHDB3_OUT_H输出为0，同理，可以推出当HDB3_IN<0时，DEHDB3_OUT_H输出为1，达到检测“-1”的目的，整合电路，最终得到检测“+1”和“-1”的功能。由此可知当输入“+1”输出的是01，输入“-1”时输出的是10，输入“0”时输出的是00。

+5VC11K+5VR214+5V47KHDB3_IN+5VU2AD7903+1V1KR4+5V2C2R510 Ohm-5V1U3A274LS04D41N4148DEHDB3_OUT_L581436KR101-5VR536K141R6150 Ohm+5VD11N4007D3D28U4SE553911N40072DEHDB3_OUT_H1N41482103图4.2 译码的硬件实现部分

4.3 基于VHDL译码器的实现

4.3.1基于VHDL译码器的流程图

根据译码器的译码原理，可以得到实现译码的程序流程如图4.3所示。 根据图示可以看出，HDB3码的译码器比较的简单，在其程序模块中，只有计“+1”计数器COUNT01，计“-1”计数器COUNT10和一个5位的移位寄存器所组成。

4.3.2 HDB3码译码器的程序设计

依据图4.3可知，译码器的程序设计的难点是在于设计一个五位的移位寄存器，本程序中的移位寄存器是采用标准逻辑量来实现的，与前面的编码器是采用D

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+2--+U1AD79030.1uF758R10.1uF7-5V-+

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图4.3 HDB3码译码器程序流程图

触发器来实现的略有不同，现给出HDB3码译码器的部分代码，完整的代码请参见附录二。

PROCESS(CLK,CLR) BEGIN

IF(CLK'EVENT AND CLK='1')THEN IF(CLR='1')THEN COUNT01<=0; COUNT10<=0; REG0<='0'; REG1<='0'; REG2<='0'; REG3<='0'; REG4<='0'; ELSE

IF(HDB3_DATA=\ --+1

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IF(COUNT01=1)THEN --10>-1 ???????????? END IF;

ELSIF(HDB3_DATA=\ ---1 IF(COUNT10=1)THEN COUNT01<=0; COUNT10<=0; ????????

REG4<=REG3; --V ELSE

COUNT01<=0;

COUNT10<=1;

REG0<='1'; REG1<=REG0; REG2<=REG1; REG3<=REG2;

REG4<=REG3; ---1 END IF; ELSE

COUNT01<=COUNT01; COUNT10<=COUNT10; REG0<='0'; ?????? END IF; END IF; END IF; END PROCESS; DEHDB3<=REG4;

END ARCHITECTURE BEHAV;

在本译码程序中，由于需要根据现在状态决定过去状态的事件，为了实现这一个结果，本程序中设计了一个五位移位寄存器来寄存过去的状态即将输出的状态，为了输入的是“+1”还是“-1”和达到扣V扣B的功能，在本译码程序中设计了一个计“+1”计数器COUNT01和一个计“-1”计数器COUNT10来对输入的信号进行计数判断，最终达到对HDB3码进行译码的目的。例如在模块中的代码：

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IF(HDB3_DATA=\ --+1 IF(COUNT01=1)THEN --10>-1 COUNT01<=0; COUNT10<=0; REG0<='0'; REG1<='0'; REG2<='0'; REG3<='0'; REG4<=REG3;

当输入代码为01时，判断计“+1”计数器是COUNT01否为2，即为偶数，此段代码前面计数器COUNT01计数到有奇数个“+1”，则再加上这个“+1”则为偶数，所以此时对所有寄存器清0，并把移位寄存器的最高位赋值给输出缓冲寄存器REG4。

4.4 HDB3码译码器的波形仿真及分析

根据前面HDB3码的编码器仿真出来的波形和代码，把其输入到译码器的输入端口，仿真，比较最终输出的是否与第三章在编码器仿真时输入的代码一致，一致则译码正确，否则错误。不同输入序列译码时仿真波形如图4.4~4.6所示。

图4.4“10000011100001101000001110000110100000111000011”时译码输出

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