片上网络路由器IP核的设计与实现(4)

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能不同。其中主要包括Christopher提到的旋转模型路由和Chiu提到的奇偶旋转模型路由[6]。这两种路由算法不仅体现了自适应路由的提高网络带宽饱和值的特性，而且还避免了自适应路由在网络拥塞情况下的死锁问题[7].

部分自适应的路由算法[9-11]被Hu提出。该算法将XY算法与自适应算法相结合，当网络未发生拥塞时，使用XY路由算法，获得低的传输时延；当网络发生拥塞时，使用自适应的FCFS 路由算法避免拥塞。 2.1.3.4 片上网络的映射

片上网络是解决片上系统之间各个IP核通信的主要方法。其中片上网络的映射是整个片上网络设计过程中最为关键的步骤之一。映射结果的好坏直接影响体系结构的性能。片上网络的映射问题由Hu等人首次提出[12]。该论文解决了一组应用映射到一个规则片上网络上的问题，文中提出的映射算法同时考虑了应用性能和能源消耗的优化问题。在该论文中作者首先用形式化的方法对映射问题建模，之后采用分支定界的方法通过限制映射搜索序列的长度来解决映射状态空间爆炸的问题。Hu将以上的映射算法扩展到不规则片上网络和固定IP(Intellectual Property)的设计中[13].之后又有很多学者对片上网络映射算法做了研究，如两步遗传算法、进化技术算法以及蚁群算法等.使用这些启发式算法进行片上网络映射后，映射往往存在停滞现象或搜索速度慢等缺陷。而[14]在基本蚁群映射算法中引入了遗传算法及解变换等优化策略并得到了更好的优化结果。

2.2 FPGA技术与IP核简介

2.2.1 FPGA技术简介

FPGA是英文Field Progranmmable Gate Array的缩写，即现场可编程门阵列，是一种新兴的可编程逻辑器件，同时也是PLD(Programmable Logic Device)与ASIC(Application Specific Intergrated Circuits)两种技术相结合的成果。与SPLD和CPLD相比，具有更高的密度，更快的工作速度和更大的编程灵活性，被广泛应用在各种电子类产品中。

FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片内RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，所以在调试期间可用下载电缆配置芯片，调试完成后，将数据固化在专用的EPROM中。

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图2.5. FPGA的基本结构

由于本文的实验是基于Xilinx的VirtexII pro系列的FPGA器件，所以在此介绍一下Xilinx公司FPGA的内部结构，如图5所示，典型的FPGA主要由三部分组成：可配置逻辑块CLB，可编程输入输出块IOB，可编程内部连线PI。其中CLB是FPGA的基本逻辑单元，它提供了用户所需要的逻辑功能：函数功能发生器、配置RAM功能、快速进位逻辑。通常规则的排列成一个阵列，散布于整个芯片；IOB是为芯片外部引脚或内部逻辑提供接口的模块，它可编程为输入、输出、双向三种方式，通常排列于芯片的四周；PI是带有可编程节点和开关矩阵的内部金属线段，这些线段为内部各个CLB，IOB提供了连线资源，构成特定功能的电路。改变各个CLB的功能或改变各个CLB与IOB的连接组合都能改变整个芯片的功能。由此可见，FPGA的功能是非常强大和灵活的。

2.2.2 IP核简介

IP（Intellectual Property）就是我们常说的知识产权，IP核（IP core）就是将一些在数字电路中常用但比较复杂的功能块，设计成可修改参数的通用模块，这样其他用户可以直接调用这些模块，方便地构建不同系统。

广义上来说，IP核可以采用软核和硬核两种形式提供给客户，这两种方式可以帮助用户获得在功能上经过验证的设计。软核也被称为可综合内核，需要由客户进行综合，并在其SoC上实现。而硬核则已完全实现（完成了版图设计），可以直接用于制造。从技术上来说，一种设计只有生产后才能实现，但是在使用硬核的情况下，实现的意思是

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指安排布局并可直接投入生产，而用户只需将硬核像单个集成电路片那样植入芯片即可，较之软核方式更为简单。在FPGA行业，还存在一种介于软核与硬核之间的固核，这种IP核针对摸个系列的FPGA进行布线、优化，以网表的形式提供给用户，习惯上也认为固核属于硬核范畴。

硬核具有速度快、效率高、使用简便等优点，但针对性非常强。软核具有技术独立性和可移植性强、定制性强，易于集成等优点，但效率相对较低。在FPGA设计中，大部分可使用的IP核以软核的形式提供，少部分以固核的形式提供，也有个别以硬核形式提供，如Power-PC405处理器核。

2.2.3 Xilinx ISE开发工具简介

设计输入设计验证功能仿真设计综合设计实现优化FPGAs.映射.布局.布线CPLDs.装配配置文件生成反向注解静态时序分析时序仿真配置文件下载电路验证

图2.6 ISE 开发设计流程

Xilinx ISE具有界面良好、操作简单的特点。ISE提供了包括代码编写、库管理以及HDL综合、仿真、下载等几乎所有FPGA开发所需的功能。ISE开发流程大概分为设计输入、综合、仿真、实现和下载等五部分。如图6所示。

(1)图形或文本输入（Design Entry）

常用的设计输入方法是硬件描述语言和原理图设计输入方法。原理图输入是一种常

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用的基本的输入方法，其是利用元件库的图形符号和连接线在ISE的图形编辑器中作出设计原理图。硬件描述语言输入是利用HDL编辑器进行自顶而下的设计输入方法，较之原理图输入，有可移植性好，通用性强等优点。

(2)综合（Synthesis）

综合是将行为和功能层次表达的电子系统转化为低层次模块的组合。一般来说，综合是针对VHDL来说的，即将VHDL描述的模型、算法、行为和功能描述转换为FPGA/CPLD基本结构相对应的网表文件，即构成对应的映射关系。

(3)仿真（Implementation）

ISE常使用的仿真工具主要由Modelsim和测试激励生成器等。Modelsim是一个独立的仿真工具，ISE集成开发环境为Modelsim预留了软件接口，通过该接口可以从ISE直接启动Modelsim工具进行仿真。仿真包括综合后仿真和功能仿真，功能仿真就是对设计电路的逻辑功能通过Modelsim等仿真工具进行模拟测试，通常是通过时序图显示输入信号与输出信号的关系。

(4)实现（Verification）

实现是根据所选的芯片的型号将综合输出的逻辑网表适配到具体器件上。ISE的实现过程分为：翻译、映射、布局布线三个步骤。

(5)下载（Download）

下载就是将已经仿真实现的程序下载到开发板上，进行在线调试。

2.2.4 Xilinx EDK开发工具简介

EDK是Embedded Development Kit的缩写，即嵌入式开发套件。Xilinx在EDK集成开发环境中，为设计人员提供了使用方便而完备的软件编译调试工具。主要包括XPS工具和SDk工具，XPS工具完成主要软/硬件设计调试工作，SDK工具用于设计和调试应用软件。利用EDK进行设计的完整流程包括硬件设计与调试，软件设计与调试，以及仿真等。具体流程图如图2.7所示。

(1)硬件设计与调试 1)创建硬件平台。

2)定制IP核，用户自主设计符合需求的专用外设。 3)生成硬件流文件，生成网表和比特流文件。

4)下载硬件流文件，使用JTAG编程电缆烧录在FPGA上。

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5)生成仿真文件，可选择行为级、结构级、时序级仿真方式。 (2)软件设计与调试

1)设置软件属性，使用EDK工具确定软件的操作系统、库、外设驱动等属性。 2)生成可执行软件代码，编译并生成elf格式的可执行代码。 3)生成BSP和库文件。

4)使用XMD工具调试，通过JTAG编程电缆在线调试，下载可执行软件代码，控制执行，并监控相关信息。

创建硬件平台定制IP核设置软件属性生成仿真文件设置工程特性设置编译连接生成硬件流文件生成BSP库文件Bmfsimulator仿真Modelsim仿真合并比特流文件生成软件可执行代码生成操作系统下载硬件源文件ChipScope调试XMD工具调试 图2.7 EDK设计流程图

2.3 本章小结

本章主要从片上总线与片上网络的概述、FPGA技术与IP核简介、仿真工具与设计平台等方面对本课题中要涉及到的相关理论背景及技术进行了简要介绍，同时针对其中的每一方面又分小节有所侧重地做了详细说明，便于后续章节中相关内容的阐述。

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