片上网络路由器IP核的设计与实现

片上网络路由器IP核的设计与实现

作 者 姓 名： 指 导 教 师： 学 院 名 称： 专 业 名 称：

2011年6月

信息科学与工程学院 电子信息工程

Design and realization of the routing IP

Core based on NoC

by

Supervisor:

June 2011

东北大学本科毕业设计（论文） 毕业设计（论文）任务书

毕业设计（论文）任务书

毕业设计（论文）题目： 片上网络路由器IP核的设计与实现 设计(论文)的基本内容： 本课题将在Xilinx的XUPV2P开发板上用VHDL硬件描述语言设计并实现一个片上网络路由器IP核以及用该IP核搭建的片上网络快速原型系统。利用EDK和ISE在FPGA上搭建易硬件模型以实现此IP核的基本逻辑功能—路由，同时将通过读写RAM的方式实现对路由器的监测状态的存储和读取，另外还要对此核进行基本的封装，使其具有统一的对外接口和灵活的参数设定。最后，要用该IP核搭建片上网络快速原型系统，以测试该IP的功能。 毕业设计（论文）专题部分： 题目： 设计或论文专题的基本内容： 学生接受毕业设计（论文）题目日期 第 周 指导教师签字： 年 月 日

I

东北大学本科毕业设计（论文） 摘要

片上网络路由器IP核的设计与实现

摘要

随着半导体技术以及集成电路技术的飞速发展，单个芯片中IP（Intellectual Property）核数量越来越多。这时基于片上总线的SoC（System-on-a-Chip）在设计上遇到了全局时钟难以同步、地址空间有限、无法支持多节点并行通信等问题。将计算机网络技术引入SoC设计领域，以片上网络的形式从体系结构上彻底解决上述问题已成为该领域的研究热点。片上网络的可升级和易扩展性很好的满足了新设计的要求，并逐渐发展成为片上总线之外的一种新的通信结构。目前片上网络的大部分研究基于软件模拟器和FPGA快速还原系统。软件模拟器的模拟速度和精度不能兼顾。基于FPGA的快速原型系统能够准确快速的模拟片上网络的各种行为，但目前各FPGA厂商和片上网络研究机构均未提供支持片上网络设计的路由器IP核，这增加了片上网络原型设计的复杂性。

本文设计了一种具有完整的路由功能、统一的对外接口、灵活的参数设定、具有全面的状态监测功能的片上网络路由器IP核。该路由器IP核具有如下功能：能够连接总线和用户逻辑两种接口、路由延时可变、路由算法和数据包格式可选、缓存深度可由用户配置、能够搭建片上网络快速原型系统。该路由器IP核主要由四个功能模块组成：总线命令转换模块、延时可变路由模块（路由子模块、仲裁子模块和交换阵列模块），路由状态检测模块、用户自定义逻辑模块。

本文主要通过modelsim仿真工具对所设计的路由节点各个功能模块进行了仿真，并在Xilinx的VirtexII Pro XUP的FPGA开发板上通过串口监测路由节点的状态。

关键词：片上网络；拓扑结构；路由算法；路由节点；FPGA设计

II

东北大学本科毕业设计（论文） Abstract

The design of routing IP Core based on NoC

Abstract

As the growing development of semiconductor technology and intergrated circuits, more and more IP cores integrated on one single chip. Some problems have become difficult to be solved in designing SoC based on chip bus. Firstly, synchronization of global clock is impossible.Secondly, address space is limited. Thirdly, chip bus can not support multi-node parrallel communication. As a consequence, the technology of computer networks was transplanted into SoC design to sovle systematic problems of chip bus and this has been the hot topic in research field. The scalable ability of NoC well meets the challenge of new design requirement. NoC gradually becomes a new communication structure besides traditional on-chip bus. At present most of reserrches about NoC focused on software simulator or FPGA fast prototype system. Software simulator can’t guarantee the speed and accuracy at the same time. The system based on FPGA fast prototype can simulate behaviour of NoC. At present routing IP Core based on NoC isn’t provided by all FPGA manufacturers and research institute to improve the complexity of NoC design.

This paper designed a router with a complete routing function, unified external interface and flexible parameter settings, with a comprehensive condition monitoring function. The IP core router has the following features: the ability to connect the user logic bus and two interfaces, routing, variable delay time, optional routing algorithms and packet formats, user-configurable cache depth. The router IP core mainly consists of four functional modules: the bus command conversion module, a variable delay of the routing module (routing sub-module, the arbitration sub-module and switch martix sub-module), the routing state detection module, the user-defined interface module.

The simulatin of this routing node was tested using the simulatin tool— Modelsim in 3*3 Mesh topology strcture. At the same time,the state of the routing node was detected by serial port in the hardware of Xilinx VirtexII Pro XUP development board. Finally, this thesis analysed the performance and improving critical tecnology of this routing node.

Key words:Network on Chip; Topology; Routing Algorithm; Routing node; FPGA Design

III

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