片上网络路由器IP核的设计与实现(2)

东北大学本科毕业设计（论文） 目录

目录

毕业设计（论文）任务书 ....................................................................................................... I 摘要 ........................................................................................................................................... 2 Abstract .................................................................................................................................... 3 目录 ........................................................................................................................................... 4 第一章 绪论 ........................................................................................................................ - 1 - 1.1 课题的提出、目的及意义 ....................................................................................... - 1 - 1.2 国内外现状 ............................................................................................................... - 1 - 1.3 系统设计内容 ........................................................................................................... - 3 - 1.4 论文组织结构 ........................................................................................................... - 3 - 第二章 相关技术 ..................................................................................................................... 4 2.1 片上总线与片上网络概述 ............................................................................................ 4 2.1.1 片上总线 ................................................................................................................. 4 2.1.2 片上总线的优缺点 ................................................................................................. 4 2.1.3 片上网络 ................................................................................................................. 5 2.2 FPGA技术与IP核简介 ................................................................................................ 9 2.2.1 FPGA技术简介 ....................................................................................................... 9 2.2.2 IP核简介 ............................................................................................................... 10 2.2.3 Xilinx ISE开发工具简介 ...................................................................................... 11 2.2.4 Xilinx EDK开发工具简介 .................................................................................... 12 2.3 本章小结 ...................................................................................................................... 13 第三章 路由器IP Core的设计与实现 ................................................................................ 14 3.1 路由器IP Core的设计 ................................................................................................ 14 3.1.1 功能说明及模块划分 ........................................................................................... 14 3.1.2 路由器IP Core同步时序设计 ............................................................................. 16 3.1.3 数据包的格式 ..................................................... 16 3.1.4 参数化设计 ........................................................................................................... 17 3.2 各功能模块的设计与实现 .......................................................................................... 17

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3.2.1 总线命令转换模块 ............................................................................................... 18 3.2.2 延时可变路由模块 ............................................................................................... 18 3.2.3 路由状态监测模块 ............................................................................................... 24 3.2.4 用户自定义逻辑模块 ........................................................................................... 25 3.3 本章小结 ...................................................................................................................... 26 第四章 测试与结果分析 ....................................................................................................... 27 4.1 路由节点的验证流程 .................................................................................................. 27 4.2 各个功能模块仿真验证 .............................................................................................. 27 4.2.1 输入缓冲区模块仿真 ........................................................................................... 27 4.2.2 路由仲裁模块的仿真 ........................................................................................... 28 4.2.3 单一路由节点的仿真 ........................................................................................... 29 4.2.4 状态检测模块的仿真 ........................................................................................... 29 4.3 快速原型系统 .............................................................................................................. 30 4.4 本章小结 ...................................................................................................................... 31 第五章 结论与展望 ............................................................................................................... 32 5.1 本设计的贡献和主要工作 .......................................................................................... 32 5.2 未来工作 ...................................................................................................................... 32 5.2.1 路由策略的进一步扩展 ....................................................................................... 32 5.2.2 延时可变路由模块的进一步扩展 ....................................................................... 33 参考文献 ................................................................................................................................. 34 致谢 ......................................................................................................................................... 36

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东北大学本科毕业设计（论文） 第一章绪论

第一章 绪论

本章将从课题提出的目的及意义、国内外现状、系统设计的主要内容等几个方面对本课题进行阐述。

1.1 课题的提出、目的及意义

随着半导体工艺和芯片技术的飞速发展，系统级芯片内能够集成越来越多的功能，导致芯片内总线结构的互连方式已经无法满足日益增长的通信需求。 20世纪末，为了解决传统总线结构带来的设计问题，国外的几个研究小组提出了一种全新的集成电路体系结构片上网络（Networks-on-chip，NoC），其主要的设计思想就是将发展的较成熟的计算机网络技术运用到芯片设计中来，以实现体系结构上的改变，从而彻底解决总线结构所带来的问题。

众所周知，芯片产业在过去的几十年中一直遵守着摩尔定律，那就是每隔十八个月芯片的体积缩小一倍，芯片上晶体管的数量增加一倍，但是近几年半导体工艺很难在保持这个速度，原因是以往的速度提升主要靠器件尺寸的减小，但是到了13nm以下，线路延时开始超过门的传输延时，整个系统的延迟变得特别严重。片上网络正是为了解决传统总线架构在芯片设计上的瓶颈问题而被提出的。片上网络被预测能在科技快速发展的今天，取代传统的总线架构，从而突破芯片设计中的瓶颈，使摩尔定律继续保持下去。

通常，片上网络的研究基于软件的模拟器或FPGA实现的快速原型系统。软件模拟器具有易操作的特点，但模拟速度和模拟精度无法兼顾。采用FPGA实现的快速原型系统更贴近于实际的片上网络，能够精确的模拟片上网络的各种行为。并且由于采用硬件模拟，模拟速度较快。目前各FPGA厂商和研究机构均未提供支持片上网络设计的IP（Intellectual Property）核，这增加了片上网络原型设计的复杂性。本文将设计并实现一个片上网络路由器的IP核，该IP核将具有完整的路由功能、统一的对外接口、灵活的参数设定以及全面的状态监测。该核能够使用户快速的建立所需的片上网络，为片上网络的研究带来方便。

1.2 国内外现状

自从二十世纪末片上网络被首次提出，在过去的十几年里，对于片上网络的研究得到了飞速的发展。路由器是片上网络的重要组成部分，也是本文要重点研究的内容。关于路由器的设计，国内外已有一些相关工作。[1]介绍了能准确模拟现代路由器关键技术

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东北大学本科毕业设计（论文） 第一章绪论

的延时路由器模型，这种模型考虑到了现代路由器的流水线性质，以及流控可信路径的延迟和在虚拟通道上对交叉端口的共享等问题，基于这个模型，该文章提出了一种适用于随机虚拟通道的体系结构，这种体系结构相比于虫洞网络结构在一定程度上减少了路由器延时，并且用这种模型得到的仿真结果相比于虫洞路由器来说，每一跳的延时相同，但是网络中的吞吐量提升了大约40%。

众所周知，基于数据包的片上网络正越来越多的被采用在复杂的片上系统设计时的同构和异构模块中，这些片上网络的体系结构不仅要求提供超低的延时，而且要占据较小的空间和尽可能小的能耗。未来在深亚微米时代中，由于加速老化和制造/测试的挑战，可靠性变得越来越重要。[2]中针对特定目标设计低延迟、低能耗、可靠的片上通信网络，文中提出了一种新的细粒度模块化的路由器体系结构，此架构采用解耦并行仲裁和更小的交叉电路来减小输出端口的竞争。此外，路由器采用一种全新的交换分配技术来减小仲裁深度和改善并行性，这种模块化设计允许在永久失效事件中片上网络的适度的解耦，同时也有助于减小动态能耗。[2]中的仿真结果表明在8*8的mesh网络中，这种体系结构在降低了4-40%的包传输延时和6-20%的能耗。

随着片上系统设计中的部署的复杂程度的提升，SoC的设计受到了片上总线互连的制约。作为一种有潜力的解决方法，片上网络的提出很大程度上改善了芯片的性能和功耗。[3]中提出了一种利用自适应路由并且维持一个低延迟的体系结构。这个两阶段的流水线架构应用前端路由算法，随机分配和优化的输出路径选择，其中的路由算法按照阻塞的流控，做出更好的路由决策。[3]中的仿真结果表明这种体系结构在保持性能和片上网络功耗上面是有效的。

当今，由于半导体技术进入深亚微米和纳米时代，数亿个晶体管这种复杂设计面临着诸多问题，片上网络作为一种灵活的全局通信构造以减轻芯片设计师的压力，在短期内，这种通信架构可以提供广泛的芯片通信同时也能够减少处理多周期通信的复杂程度。从长远角度来看，这个网络也可以变成优化能耗，数据传输和可调度计算的主要工具。[4]中设计并实现了一个低延迟的片上网络，其中的路由节点在最好的情况下可以在一个单时钟周期里路由一个分片从而减小了片上通信的延迟并且优化了缓冲资源的有效性。[4]只是提供了一种理论，而[5]则在[4]的基础上从关键路径上移除了控制的开销（router and arbitration logic）从而减小周期时间和延迟。[5]的仿真结果表明，这个控制开销的减小可以保证分片在一个单周期内被路由而且能够最大化有限的缓冲区资源的有效性。

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东北大学本科毕业设计（论文） 第一章绪论

综上所述，目前片上网络的研究主要集中于体系结构和路由策略的改进，对可复用的、可配置的、能用于搭建快速原型系统的路由器IP核并没有相关研究，本文将设计并实现这种路由器IP核，期望能够为片上网络实验平台的搭建和芯片的开发提供依据和便利。

1.3 系统设计内容

本文将实现一个具有完整的路由功能、统一的对外接口、灵活的参数设定、具有全面的状态监测功能的片上网络路由器IP核。本文将在Xilinx的XUPV2P开发板上用VHDL硬件描述语言设计并实现一个片上网络路由器IP核以及用该IP核搭建的片上网络快速原型系统。利用EDK和ISE在FPGA上搭建片上网络原型系统以实现此IP核的基本逻辑功能—路由，同时将通过读写RAM的方式实现对路由器的监测状态的存储和读取，另外还要对此核进行基本的封装，使其具有统一的对外接口和灵活的参数设定。最后，要用该IP核搭建片上网络快速原型系统，以测试该IP的功能。

1.4 论文组织结构

第一章主要介绍本文中设计的片上网络路由器IP核的背景、目的以及国内外现状、系统设计内容等。

第二章主要介绍与本文设计的路由器IP核相关的知识和技术，便于系统设计与实现章节的阐述。

第三章从整体和局部阐述了整体路由器IP核的设计与实现，以及各个模块的设计思想和实现过程。

第四章主要通过modelsim仿真和硬件电路调试验证了本文所设计的路由器IP核的正确性和可用性。

第五章主要介绍了整个毕业设计阶段的主要工作和未来工作中需要对此路由器IP核进行改善和提高的不足之处。

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