verilog 实验(3)

module SW_SEG(SW,HEX1,HEX0); input [7:0]SW;

output reg[6:0]HEX1,HEX0;

parameter seg0 = 7'b1000000, seg1 = 7'b1111001, seg2 = 7'b0100100, seg3 = 7'b0110000, seg4 = 7'b0011001, seg5 = 7'b0010010, seg6 = 7'b0000010, seg7 = 7'b1111000, seg8 = 7'b0000000, seg9 = 7'b0010000, sega = 7'b0001000, segb = 7'b0000011, segc = 7'b1000110, segd = 7'b0100001, sege = 7'b0000110, segf = 7'b0001110;

always @(*) case(SW[3:0])

4'h0: HEX0[6:0] = seg0; 4'h1: HEX0[6:0] = seg1; 4'h2: HEX0[6:0] = seg2; 4'h3: HEX0[6:0] = seg3; 4'h4: HEX0[6:0] = seg4;

4'h5: HEX0[6:0] = seg5; 4'h6: HEX0[6:0] = seg6; 4'h7: HEX0[6:0] = seg7; 4'h8: HEX0[6:0] = seg8; 4'h9: HEX0[6:0] = seg9; 4'ha: HEX0[6:0] = sega; 4'hb: HEX0[6:0] = segb; 4'hc: HEX0[6:0] = segc; 4'hd: HEX0[6:0] = segd; 4'he: HEX0[6:0] = sege; 4'hf: HEX0[6:0] = segf; default:HEX0[6:0] = seg0; endcase

always @(*) case(SW[7:4])

4'h0: HEX1[6:0] = seg0; 4'h1: HEX1[6:0] = seg1; 4'h2: HEX1[6:0] = seg2; 4'h3: HEX1[6:0] = seg3; 4'h4: HEX1[6:0] = seg4; 4'h5: HEX1[6:0] = seg5; 4'h6: HEX1[6:0] = seg6; 4'h7: HEX1[6:0] = seg7; 4'h8: HEX1[6:0] = seg8; 4'h9: HEX1[6:0] = seg9; 4'ha: HEX1[6:0] = sega; 4'hb: HEX1[6:0] = segb; 4'hc: HEX1[6:0] = segc; 4'hd: HEX1[6:0] = segd; 4'he: HEX1[6:0] = sege; 4'hf: HEX1[6:0] = segf; default:HEX1[6:0] = seg0; endcase

endmodule

10保存设计，文件的名字一定要与当前待保存的模块名字一致。

11.点击按钮

Start Compilation.

如果有错误需要修改后重新这一过程。 12.建立波形仿真文件

点击菜单选项File->New->Others File,选择Vector Waveform File,点击OK，

13.波形仿真

在空波形文件中点击右键，或者直接双击。

点击Node Finder

选择PINS:ALL然后点击list

添加需要的节点

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