基于原理图的交通灯控制器的设计(2)

从设计原理图创建模块，默任模块的名称为YMQ。

交通灯控制器设计完后，还要设计定时器的译码显示电路，再进行顶层电路的VHDL描述。

4、8位数码管动态扫描译码显示接口程序 --DISPLAY.VHD library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity display is

port(clkdsp:in std_logic;

D0,D1,D2,D3,D4,D5,D6,D7:in std_logic_vector(3 downto 0); SEL:out std_logic_vector(2 downto 0); led7s:out std_logic_vector(6 downto 0)); end display;

architecture behav of display is

signal s:std_logic_vector(2 downto 0); signal num:std_logic_vector(3 downto 0); begin

process(clkdsp) begin

if(clkdsp'event and clkdsp ='1')then if(S=\ S<=\ else

S<=S+'1'; end if; end if; end process;

process(D0,D1,D2,D3,D4,D5,D6,D7,clkdsp)

begin

if(clkdsp'event and clkdsp ='1')then if s=\ num<=D0; sel<=\

elsif s=\ num<=D1; sel<=\

elsif s=\ num<=D2; sel<=\

elsif s=\ num<=D3; sel<=\

elsif s=\ num<=D4; sel<=\

elsif s=\ num<=D5; sel<=\

elsif s=\ num<=D6; sel<=\ else

num<=D7; sel<=\ end if; end if; end process;

led7s<=\ \ \ \ \ \ \ \ \ \ \ \

\ \ \ \ \end behav;

从设计的VHDL语言创建模块，默任模块的名称为display。 七、顶层电路图的VHDL描述

八、芯片引脚说明

芯片系列：ACEX1K

芯片型号：EP1K100QC208-3 引脚锁定： 输入：

CLK----78，秒脉冲，接CLK5

CLKDSP---79，扫描时钟，接CLK1 RESET---7，复位，接d0；

SB---8，次要车道传感器来的信号，1表示有车，0表示无车，接d1 SA---9，主要车道传感器来的信号，1表示有车，0表示无车，接d2 输出：

SEL[2..0]---44~46,位选信号输出，接SEL2，SEL1，SEL0

LED[6..0]---90,92~97,7段译码输出，接a~g 90-a 91-b 92-c 95- d 96-e 97-f 98-g AG、AY、AR---60、61、62，主要车道信号灯，接LED2、LED1、LED0 BG、BY、BR---60、61、62，次要车道信号灯，接LED10、LED9、LED8 九、系统的下载与测试

一个设计全部完成后，要在MAX+plusII开发系统中选择Programmer,即可打开编程器窗口，在该窗口下将器件编译生成的编程文件编程到选定的器件中去，这通常称为下载（Down Load）。下载完成后，原来无特定功能的PLD器件便成为了具有某个确定功能的芯片，然后要对该芯片进行测试。测试的所得的结果与实验设计要求完全符合，说明设计的程序完全正确，实验成功。

十、实验过程中出现的问题及解决办法

在控制器原理图设计时将两片74153的A、B端直接连接，编译时出现两片74153的A、B端信号没定义。分析了编译出错原因将两片74153的A端与第二块DFF芯片的Q端连接，B端与第一块DFF芯片的Q端连接，再次编译出现正确结论。将顶层的原理图画好并锁定引脚再次编译，在EDA实验开发系统进行硬件测试。经测试实验结果完全正确。

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