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图16 查找表lut_5b6b_data模块的功能仿真波形图
从这张图中，我们可以清楚的看到输出信号“data_6b”随着输入信号“data_5b”和“crd”的改变而改变。
图17展示了编码系统（a）和解码系统（b）的功能仿真结果。
a
b
图17 编码和解码系统的功能仿真波形图
图a和图b前三个状态机进程部分的仿真波形图即为2.1.7中表2的发送示例。与表2进行对比，我们可以看到仿真结果完全正确。由于数据的处理需要一个过程，所以与输入数据相比，输出的数据存在几个时钟周期的滞后。但是由于每个输出数据的相对滞后时间相同，所以这不会影响整个系统的功能。
5.2.3 时序仿真
时序仿真使用布局布线后器件给出的模块和连线的延时性息，在最坏的情况下对电路的行为作出实际地估价。时序仿真使用的仿真器和功能仿真使用的仿真器是相同的，所需的流程和激励也是相同的；唯一的差别是时序仿真加载到仿真器的设计包括基于实际布局
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布线设计的最坏情况的延时。时序仿真后的信号加载了时延，而功能仿真没有[20]。
由于查找表模块没有什么特别复杂的逻辑，所以我们不单独展示他们的时序仿真结果。在这里，我们只展示编码（a）和解码（b）系统的时序仿真结果，如图18所示。与图17对比，我们可以很清楚的看到输出信号的延时，这些延时就是由实际的器件中信号在门之间传输所造成的。器件的制造工艺只能将延时降低，但不能完全消除延时，所以，这种由门传输所造成的延时不可避免。
如图17和图18的b部分所示，最后一行的信号即为验错后所发送的错误报告，每一个错误分别和2.2.3中所提到的错误相对应。
a
b
图18 编码和解码系统的时序仿真波形图
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6 总结与展望
6.1 总结
PCI Express体系结构继承了第二代总线体系结构最有用的特点，并且采用了计算机体系结构中新的开发成果。与原先的总线类似，PCI Express同样支持芯片到芯片的互联，以及板到板通过卡和连接器的互联。
8B/10B编码是目前许多高速串行总线采用的编码机制，如1394b、Serial ATA、 PCI Express 、Infini-band、Fiber Channel、Rapid IO等总线或网络，都是8B/10B编码的拥护者。8B/10B编码方式早在1983年就被提出，现在则成为主流传输标准选用的编码技术。
本文以经典的FPGA设计流程实现了PCI Express物理层接口中的8B/10B编码及解码原理的仿真。我们首先对8B/10B编码及解码的原理进行了介绍，而后介绍了8B/10B编、解码原理的实现过程，最后展示了最终的仿真结果。
除此之外，我们还对FPGA逻辑设计中代码编写的基本原则和常用技巧进行了介绍。经过多年的应用实践，这些技巧实际上已经上升为逻辑系统设计中的重要思想。这些思想已经成为了逻辑设计的灵魂。
6.2 展望
尽管业界有着许多其他高速点对点的串行协定，而且其中多数都比PCIE更早被提出来，但PCIE却正在快速地成为PC中高速数据传输的主导性标准。将来，预计PCI Express的通信频率可达到现在的2倍到4倍。要利用这些频率，需要重新设计设备的物理层，但无需更改设备的高层设计，这又为PCI Express更广泛的应用铺平了道路。相信PCI Express总线协议在未来会有更好的发展前景。
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参考文献
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附录A 8B/10B编码表
表3 用于数据字符的5比特到6比特编码表
数据字节名 D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 D16 D17 D18 D19 D20 D21 D22 D23 未编码比特EDCBA 00000 00001 00010 00011 00100 00101 00110 00111 01000 01001 01010 01011 01100 01101 01110 01111 10000 10001 10010 10011 10100 10101 10110 10111 当前CRD－abcdei 100111 011101 101101 110001 110101 101001 011001 111000 111001 100101 010101 110100 001101 101100 011100 010111 011011 100011 010011 110010 001011 101010 011010 111010 当前CRD＋abcdei 011000 100010 010010 110001 001010 101001 011001 000111 000110 100101 010101 110100 001101 101100 011100 101000 100100 100011 010011 110010 001011 101010 011010 000101 33
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