PCIE接口8B10B编、解码的实现

武汉理工大学毕业设计（论文）

学位论文原创性声明

本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注应用的内容外，本文不包括任何其他个人或集体已经发表或撰写的成果作品，本人完全意识到本声明的法律后果由本人承担。

作者签名：

年 月 日

学位论文版权使用授权书

本学位论文作者完全了解学校有关保障、使用学位论文的规定，同意学校保留并向有关学位论文管理部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权省级优秀学士论文评选机构将本学位论文的全部或部分内容编入有关数据进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。

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2、不保密囗 。

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作者签名： 年 月 日 导师签名： 年 月 日

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本科生毕业设计(论文)任务书

学生姓名 专业班级 指导教师 工作单位

设计(论文)题目: 基于QuartusII的PCIE接口的编解码原理及其实现

设计（论文）主要内容：

1．熟悉了解PCIE接口的结构及特点。

2．学习并掌握PCIE接口中所使用的8b/10b编、解码原理。 3．对Verilog硬件设计语言进行学习掌握。

4．对QuartusII开发软件及ModelsimSE仿真软件进行系统学习。 5．8b/10b编、解码电路的设计、硬件语言描述及其仿真。

要求完成的主要任务:

1. 查阅不少于15篇的相关资料，其中英文文献不少于2篇，完成开题报告。 2. 熟悉Verilog语言以及FPGA的开发流程。

3. 完成8b/10b编码及解码电路的设计，包括功能定义、功能仿真及逻辑综合。 4. 完成不少于20000字的英文文献翻译。

5. 参考文献20篇，其中5篇外文参考文献，完成不少于15000字的毕业论文，论文中图纸折合成3张1~2号图纸，不少于15张图。

必读的参考书目

[1] Steve Kilts．Advanced FPGA Design Architecture，Limplementation and

Optimization[M]．NewYork：John Wiley & Sons，2007．

[2] 杨跃．FPGA应用开发实战技巧精粹[M]．北京：人民邮电出版社，2009． [3] 李有谋．8b/10b编码器的设计及实现[J]．电讯技术，2005（6）：26—36．

指导教师签名 系主任签名 院长签名(章)____________

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武汉理工大学本科学生毕业设计（论文）开题报告

1、设计目的及意义（含国内外的研究现状分析） PCIE全名为 PCI Express是第三代高性能总线接口，在计算机和通信平台领域广泛地应用在外围设备互连上。PCIE的突出特点是能够通过将数据分路传输以实现高速传输，其物理层支持x1、x2、x4、x8、x12、x16和x32通道带宽，每一个传输方向的一个通道就可提供2.5Gb/S的带宽，通道数加倍带宽也加倍。目前带宽最高可达到10Gb/s，而且还有相当大的发展潜力 计算机系统中各模块之间互联的链路称作总线，它支持各个模块之间的信息传送。常用的总线有ISA总线、EISA总线、VESA总线、PEI总线和AGP总线等。PCI(Peripheral Component Interconnect，外围部件互联)总线插槽是目前主板上最常见的总线。PCI总线作为一种先进的高性能32/64位局部总线，非常适用于显示卡、网卡、多串口卡等。 如果计算机只需要进行上网浏览和软件下载等简单的应用，PCI技术也就足够了。然而新的技术和设备层出不穷，特别是游戏和多媒体应用越来越广泛，PCI的工作频率和带宽都已经无法满足需求。 PCI Express是下一代的总线接口，而采用此类接口的显卡产品，己经在2004年正式面世。早在2001年的春季“英特尔开发者论坛”上，英特尔公司就提出了要用新一代的技术取代PCI总线和多种芯片的内部连接，并称之为第三代I/O总线技术。随后在2001年底，包括Intel、AMD、DELL、IBM在内的20多家业界主导公司开始起草新技术的规范，并在2002年完成，对其正式命名为 PCl Express。 根据Intel的设计，PCI Express可工作于各种不同的物理媒介上，从通用的铜线连接到光纤连接。PCIExpress1.0的颁布，不仅得到了原有的PCI、AGP总线的拥戴，就连许多不同的系统内部总线开发者，如AMD、VIA、SIS等，都表示了对 PCI Express的支持。 目前为止基于PCIExpress2.0的正式物理层产品还没有公布，但2007年5月召开的PCISIG开发商大会上展示了具有5Gb/s的PCIE2．0版本

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芯片原型，其中ARM、LSI、NEC和Synopsys等公司对2.0版本典型的物理层模块进行了基本的演示。而Intel已经在07年第三季度推出Bearlake系列芯片组全面支持PCIExpress2.0规范。 目前国内对于PCI Express的研究也在不断发展中，据了解的信息，有多家科研院所，学校和厂商介入了PCI Express的研究。但目前为止，能够商用化使用的IP核产品和物理层芯片都是国外的产品。但在研究上，我国东南大学走在前列，特别是高速串行总线的研究成果比较显著，包括PCIExpress、光纤收发模块、万兆以太网均研制成功，且都有良好的性能。 2、设计任务、重点研究内容、技术方案及进度安排 这次设计的主要任务是完成PCIE接口信号的8b/10b编码、解码功能的FPGA实现。具体实现过程分两块内容： （1）8b/10b编码、解码电路功能模块的划分。模块的合理划分能够使得一个设计更加简便，使得设计的功能得到更好的实现，所以这部分在整个设计过程中扮演着相当重要的角色。 （2）对编码及解码电路的硬件语言描述和仿真。这部分任务有两项要求一个是熟练掌握一种硬件语言并且用它实现编码、解码电路的描述。现在业内流行的硬件描述语言有Verilog和VHDL，这里我选择的是Verilog硬件设计语言，因其语法结构相对简单，更受业内工程师们的青睐。另一个是熟练掌握一种仿真工具的用法并用它对这个设计进行仿真。我选择ModelsimSE，它是当下FPGA系统设计这一块最流行的仿真工具，在很多方面都有出色的表现。 实际上这次的设计也有相当一部分问题需要解决。 首先，对功能模块的划分就要求对8b/10b编码、解码的原理有一个非常深入的理解。但是PCIE协议从开始出现到现在仅有十年时间，相关的资料还不是很完善。所以对这些资料的收集和相关知识的学习可能会花费较长时间。

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其次，仿真这部分应该会遇到比较大的障碍。由于以前所做的设计都比较简单，所以用相关软件自带的波形仿真工具就可以完成，但是这次的设计牵扯到多位数据的变化，所以需要在使用硬件语言编写的Test Bench上进行仿真，所以对硬件语言的使用有很高的要求。 3、设计进度安排： 第1—2周：查阅相关文献资料，明确研究内容，复习Verilog硬件语言。确定方案，完成开题报告。 第3周：了解8b/10b编码、解码基本原理，初步选定设计方案。 第4—6周：深入学习8b/10b编码、解码原理，对内嵌时钟的概念有一个深入的理解。 第7—10周：对设计进行模块的划分和代码的编写。 第11—13周：完成Test Bench的编写和整个设计的仿真。 第14—15周：完成毕业论文的整理与撰写。 第16周：进行毕业设计答辩。 4、指导教师意见 指导教师签名： 年 月 日

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