南信大 计算机组成原理期末练习题(4)

选片逻辑（可选用门电路及3︰8译码器74LS138）与CPU的连接，说明选哪些存储器芯片，选多少片？

o 设 CPU 共有 16 根地址线， 8 根数据线，并用 IO/ M 作访存控制信号，用 R/W

作读写命令信号，现有下列存储芯片及 138 译码器和各种门电路（自定）。

RAM 2K × 8 位， 4K × 4 位， 8K × 8 位 ROM 2K × 8 位， 4K × 8 位， 8K × 8 位 画出 CPU 与存储器的连接图，要求 ：

（1）最小 8K 地址空间为系统程序区，与其相邻的 4K 地址空间为用户程序区； （2）合理选用上述存储芯片，并写出每片存储芯片的地址范围； 详细画出存储芯片的片选逻辑。

o 设主存容量为 1MB ， Cache 容量为 16KB ，每字块有 16 个字，每字 32 位。

(1)若Cache采用直接相联映像，求出主存地址字段中各段的位数。 (2)若Cache采用四路组相联映像，求出主存地址字段中各段的位数。

5. 设存储器容量为32字，字长64位，模块数m = 4,分别用顺序方式和交叉方式进行组织.若存储周期T = 200ns，数据总线宽度为64位，总线传送周期τ= 50ns, 问：顺序存储器和交叉存储器带宽各是多少？

6. 已知cache命中率Ｈ＝0.98，主存比cache慢４倍，已知主存存取周期为200ns，求cahce／主存系统的效率和平均访问时间。

7. 已知cache/主存系统效率为85%，平均访问时间为60 ns，cache比主存快4倍，求主存存储器周期是多少？cache 命中率是多少？

8. 刷新存储器的重要性能指标是它的带宽。实现显示适配器的几个功能部分要争用刷新存储器的带宽。假设总带宽的而50%用于刷新屏幕，保留50%带宽用于其他非刷新功能。那么：

o 若显示工作方式采用分辨率为1024×768，颜色深度为3B，刷新频率为72Hz，

计算刷新存储器的总带宽？

o 为达到这样高的带宽，应该采取什么样的技术措施？ 五 、问答题

o 存储器的作用是什么？

o 动态存储器的刷新方式有哪几种？各有什么特点？ o 说明采用多级结构的存储器系统的目的？说明每一层存储器所

用的存储介质的种类。

o 使用多体结构的主存储器的目的是什么？什么是低位地址交叉，

其优点何在？

o 在计算机中，为什么要采用多级结构的存储器系统？它的应用是

建立在程序的什么特性之上的？

o 多级结构的存储器是由哪三级存储器组成的？每一级存储器使

用什么类型的存储器介质？这些介质的主要特性是什么？在多级结构的存储器系统中，何谓信息的一致性原则和包含性原则？

o 比较DRAM和SRAM芯片的主要特性。

o 为什么当前的计算机系统中，多选用DRAM芯片组成主存储器？ o 多体结构的主存储器的作用是什么？什么是多体交叉编址技术

（低地址交叉）？作用是什么？

o 高速缓冲存储器在计算机系统中的主要作用是什么？用什么类

型的存储器芯片实现，为什么？高速缓存与主存在读写原理方面有何区别？

o 高速缓冲存储器有哪三种主要的映像方式？从地址映射和地址

变换比较它们各自的组成特点。 练习题题解 一、选择题

1. C 2. C 3. C 4. D 5. A 6.B 7. B 8. A 9. A

10.D 11.D 12.D 13.B 14.C 二、填空题

o A. 通用寄存器 B. 快存

C. 主存 D. 固定头磁盘存储器

E. 活动头磁盘存储器 F. 磁带存储器

o A. 快存 B. 主存 C. 辅

存 D. 主存 E. 辅存

F. 解决容量、速度、价格之间的矛盾

o A. 存取周期 B. 找道（定位）时

间 C. 平均等待时间

o A. 集中式 B. 分散式

C. 异步式 D. 有电荷泄漏，需定期补充

o A. CPU和主存的速度匹配，提高主存速度 B. 硬件

C. 扩大主存容量和地址分配 D. 软件 E. 不能直接

o A. 主存 B. 辅存 C. 逻辑地址 D.

物理地址 E. 地址映射 o A. 程序和数据 B. 存储位置

o A. 静态存储器（SRAM） B. 动态存储器（DRAM） o A. 两 B. 行选通 C. 列选通

o A. 双稳态电路 B. 刷新（或恢复） o A. 21 B. 8

o A. 直接映象 B. 全相联映象 o A. 64

o A.32 B.20

o A.6 B.13 C.16 o A.64 B.16 C.16

o A. 匹配CPU和主存之间的速度 B.匹配主存和辅存o o o o o o

之间的速度

A.瞬间启动 B.存储器 C.固态盘 A.并行 B.空间并行 C.时间并行

A.内容 B.行地址表 C.段表、页表和快表 A.高速缓冲 B.多级cache C.指令cache和数据cache

A.逻辑 B.物理

A.破坏性读出 B.动态存储 C.断电后信息丢失

三、分析题

o （１） 使用16K×1位的SRAM存储器芯片构成128K×16位的

Cache存储器需要（128K×16）／(16K×1)=8×16=128片。

（２）存储器容量为128K×16位，则存储器有128K=217个存储单元，故存储器的地址码为17位。

（３）单个芯片的容量为16K×1位，则单个芯片有16K=214个存储单元，故单个芯片的地址码为14位。

（４）由于存储体需要128个SRAM芯片，故存储器

负载有128个。

（５）因为每个ECL电路可驱动8个端：128/8=16，大于8，故需第

２级驱动。16/8=2。所以共需用６＋２＝１８个门电路驱动。

o （１）存储单元数为214 ×8位= 16K×8位= 16348 B，故其能

存储16348个字节的信息。

（２）由于存储容量为16KB（8位字长），每1KB（位并联方式）需要8片，故所需芯片总数为16×8 = 128片。

（３）地址总线低10位可直接接到芯片的A0~A9端，而地址总线的高4位（A13，A12，A11，A10）需通过4︰16译码器进行芯片选择，存储器组成方案为位并联与地址串联相结合的方式。

３. （１）使用64K×4位的DRAM存储器芯片构成1M×16位的存储器需要（1024K×16）／(64K×4)=16×4=64片。

（２）单个芯片的容量为64K×4位，则单个芯片有64K=216个存储单元，故单个芯片的地址码为16位。

（３）存储器容量为1M×16位，则存储器有1M=220个存储单元，故存储器的地址码为20位。片选位数为1024/64=16位，译码时需要4位参

加。

（４）由于存储体需要64个DRAM芯片，故存储器负载有64个。 因为每个TTL电路可驱动8个端：64/8=8，大于8，故需第2级驱动。8/8=1。所以共需8+1=9个门电路驱动。

４. （１）存储器的总容量为16K×16位，所用RAM芯片为4K×1位，故芯片总数为（16K×16）/（4K×1） = 4×16＝64片 （２）由于存储单元数为16K＝214，故地址长度为14位（设A13~ A0）。芯片单元数为1K，则占用地址长度为10位（A9~ A0）。每一组16位（4片），共16组，组与组之间译码使用4︰16译码。其组成框图如图3.16所示。

o 采用异步方式，如单元刷新间隔不超过2 ms，则刷新信号周期＝

2/64＝0.031 ms

o 由于是按行刷新，故存储器刷新一遍需要64个读/写周期。 5. 假设（1）存储器模块字长等于数据总线宽度；（2）模块存取一个字的存储周期等于T；（3）总线传送周期为τ；（4）交叉存储器的交叉模块数为m。

那么，交叉存储器为了实现流水线方式存储，即每经过τ时间延迟后启动下一模快，应满足T = mτ,交叉存储器要求其模快数≥m,以保证启动某模快后经过mτ时间后再次启动该模快时，它的上次存取操作已经完成。这样连续读取m个字所需要时间为t1 = T + (m – 1)τ= mτ+ mτ–τ= (2m – 1) τ故存储器带宽为W1 = 1/t1 = 1/(2m-1)τ而顺序方式存储器连续读取m个字所需时间为 t2 = mT = m2×τ存储器带宽为W2 = 1/t2 = 1/m2×τ 比较(3)和(5)式可知，交叉存储器带宽W1 应大于顺序存储器带宽W2。 四、设计题

o

o 数据寄存器8位。

o 地址寄存器14位。 o 共需要8片EPROM。

o 存储器的组成框图如图3.17所示。

图3.17 存储器组成框图

2． 解：主存地址空间分布如右图所示。

根据给定条件，选用ROM：8K×8位芯片1片，RAM：8K×8位芯片3片，2K×8位芯片1片，使用3︰8译码器，仅使用、、、和输出端，对最后的2K×8位选片还需加门电路译码。主存储器的逻辑框图如图3.18所示。

图3.18 主存储器的逻辑框图 3．

A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 A15 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 4KX8 ROM 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 两片 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1

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