武大电气数字电路实验报告(5)

数电实验

情况应当避免。

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数电实验

实验五 数字电路实验综合实验

一、实验目的

学会计数器，译码器，寄存器，显示器的内容。 熟悉有关元件器件的脚管排列。

设计十进制计数译码显示电路。画出电路图。

二、实验原理

计数器分为同步计数器和异步计数器；按计数数值增减分类可分为加计数器，减计数器和可逆计数器；计数器的容量来区分。例如五进制，六十进制计数器等，计数器的容量也成为模，一个计数器的状态等于其模数。

异步计数器是一个四位异步二进制计数器，它由4个T’触发器组成。计数脉冲CP通过输入缓冲器加至触发器FF0的始终脉冲输入端，每输入一个计数脉冲，FF0翻转一次。FF1,FF2和FF3都以前级触发器的Q端输出作为触发信号，当Q0由1变为0时，FF1翻转，区域类推。从出台0000（由CR输入高电平脉冲使4个触发器全部臵零）开始，每输入一个计数脉冲，计数器的状态就按二进制编码递增1，输入第16个计数脉冲开始，每输入一个计数脉冲，计数器的状态就按二进制编码值递增1，输入第16个脉冲构成一个计数周期，是模16（M=16）加数器。其中Q0的频率是CP的1/2，即实现了二分频，Q1得到CP的四分频，以此类推，Q2，Q3分别对CP进行了8分频

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和16分频，因而，计数器也可作为分频器使用。

异步计数器的原理，结构简单，因而触发器不是同时翻转，而是逐级脉动翻转实现的，故亦称为波纹计数器。当计数器从0111加1时，先后要经过0110,0100,0000几个状态，才最终翻转为1000。如果对0110,0100,0000译码时，这时译码输出端则会出现毛刺状波形。

同步二进制计数器，Q0在每个计数脉冲到来时都要翻转一次；Q1需要在Q0-=Q1=1时需要准备好翻转条件，更多的位数。于是，同步二进制计数器可用T触发器来实现，根据每个触发器状态翻转的条件确定其T输入端的逻辑值，以控制它是否翻转。

时钟脉冲CP 是计数脉冲输入端，也是芯片内4个触发器的公共时钟输入端。

异步清零CR 当它为低电平时，无论其它输入端是何种状态（包括时钟信号CP），都使芯片内所有触发器状态臵0，称为异步清零。CR有优先最高的控制权。下述各信号都是在CR=1时才起作用。

并行臵数使能PE 臵数控制端。只需在CP上升沿之前保持低电平，数据输入D3~D0的逻辑值便在CP上升沿到来后臵入芯片4个相应的触发器中。

同步并行预臵 为保证数据正确输入，要求PE在CP上升沿之前建立稳定的低电平，其最短提前时间称为建立时间t，PE臵数操作具有次高优先级，仅低于CR，计数和保持操作时间都要求PE=1。

数据输入端D（D3~D0） 在上升沿到来后，D3~D0的数据便直

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入触发器。该市徐与D触发器相似。CP上升沿对D的时序要求如图。

计数使能端CEP 只要在CP上升沿到来前至少一个建立时间t期间内保持高电平，且CET=1，CP上升沿就能使计数器进行一次计数操作。它与CP上升沿时序如图。CEP主要控制本芯片的计数操作。

计数使能端CET 该信号和CEP做与运算后实现对本芯片的技术控制，当CET,CEP=0，即有两个计数使能端中有0时，不管有无CP脉冲作用，计数器都将停止计数，保持原有状态；当CR=PE=CEP=CET=1时处于计数状态。与CEP不同的是，CET还直接控制着进位输出信号TC。

进位信号TC 只有当CET?1, 且Q3Q2Q1Q0?1111时，TC才为1。表明下一个CP上升沿到来时将会有进位发生。

三、实验内容：

按自行设计的电路图接线。

1、六进制

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U3VCC5VU13456710219ABCDENPENT~LOAD~CLRCLKQAQBQCQDRCO1413121115DCD_HEXU2A74LS00DV150 Hz 5 V 74LS163DGNDGND

2、十进制

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3、六十进制

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