EDA技术课程设计报告

EDA技术课程设计报告 endcase

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如图3.4所示是“数码管显示模块”的封装图，输入包括时钟信号“clk”，复位信号“clr”；数码管显示数据BCD码输入，由低位到高位依次为“d0”、“d1”、“d2”、“d3”、“d4”、“d5”。输出包括：一个8位的段选数码管显示值输出“seg”，一个8位的片选数码管显示哪一个数码管输出“dig”。

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图3.4 数码管显示模块 EDA技术课程设计报告 第4章 调试、测试分析及结果

4.1 调试

调试使用的是睿智FPGA开发板，开发板采用核心板与接口板分离的方式，核心板上除FPGA，各类存储器以及用户扩展PACK外，还有按键、LED及电源插座等。因为有用户扩展PACK，核心板完全可以脱离接口板而单独使用，通过PACK，用于自己的设计或电子设计大赛，扩展性很好。接口板上集成了最常用和最经典外围接口，所有的外设经过精心分配及设计，不需要进行任何跳线设置，实验时非常方便！总之，睿智开发板是完全站在用户的角度精心设计开发，简约不简单！同时，睿智FPGA开发板的配套光盘提供相当丰富的实验代码及各种参考文献。

4.2 测试分析

按键驱动模块波形仿真分析：

图4.1 波形仿真结果 时、分、秒三个按键的去抖原理完全一样，这里提取小时输入和输出进行波形仿真验证，每一个时钟上升沿h _ out的值都保持和h _ in的值相反，该设计能够达到预期设计要求。按键所绑的开关在开发板上是S1、S2、S3，分别控制小时进位、分钟进位、秒清零。

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EDA技术课程设计报告 60进制和24进制模块（时、分、秒模块）波形仿真分析：

图4.2 波形仿真结果 这里提取60进制模块与24进制模块的仿真波形，60进制模块设置qs0、qs1分别为个位、十位，个位计数到9之后清零，十位计数到5之后清零，24进制模块设置qh0、qh1分别为个位、十位，个位计数到9之后清零，十位计数到2之后清零。该设计能够达到预期设计效果。

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EDA技术课程设计报告 4.3 结果

图4.3 按下S3，秒清零，LED1图4.4 按下S2，分钟进位，LED2亮，蜂鸣器

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图4.6 整点报时，蜂鸣器响图4.5 按下S1，小时进位，LED3亮 EDA技术课程设计报告 第5章 小结

在此次课程设计中，遇到的问题主要有以下几个方面：

（1）由于Verilog HDL这门语言对自己来说属于一个从未接触过的东西，所以学习起来比较困难。此次课程设计选择的课题是数码管显示数字钟，开始是资料的搜集与设计思路的理清，再有了一定的基础之后，开始对整个大的模块进行分模块分析设计。

（2）在实验的过程中，遇到了许多的问题，首先发现自己对软件的运用上存在的一些问题，如刚开始的时候没有生成功能网表，导致最后运行出错；还有没有选功能仿真的时候，波形出现了一些毛刺和延时。

（3）设计60进制计数器和24进制计数器也发生了一些问题，原本的设计思路是将个位数字与十位数字分别拆开，用进位信号控制输出，但发现在连接蜂鸣器模块时，进位信号延时太短，导致秒计数器计数计到59以后分钟计数器进位但蜂鸣器和LED灯没有反应，手动按键却可以控制蜂鸣器报警和LED灯闪烁。

实验过程中，遇到的小问题不计其数，在多方努力之下，问题基本解决，这里就不一一列举。总结出的宝贵经验就是要多看书，学会自己解决问题，一般的问题在看书找资料之后基本都能解决；还有就是一定要细心，这样可以避免很多不必要的麻烦。

对于这一个课程，我依然属于半懂不懂的状态，在今后的学习中，对老师的建议就是可以在刚开始上课的时候就可以给同学布置一些小的作业，然后可以让同学慢慢接触一下软件，学一点浅显的编程，这样在最后写大作业的时候就不会感觉无从下手，以便起到一个循序渐进的作用。

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