1553B总线接口技术研究及FPGA实现 - 图文(6)

Ｊｑ此Ｉ．业人学颂十学位论文第ｌｑ学１５５３Ｂ总线接ｕ凡伴设计４√７炙现线一卜ｆｔ一终端的传输都有１～１４Ｖ范围内的线一线、峰一峰电压幅度。蔽图４－１变压器耦合的数据总线接口器４．１．２模拟收发器电路设计用过上述关于变篷器耦合和终端特性的阐述，以下就其中接收器／发送器进行电路设计，简要来说收发器是将双电平曼彻斯特码转化为单电平曼彻斯特码，以及将单电平曼彻斯特码转化为双电平曼彻斯特码。其电路如图４－２所示。Ｈ—呲隔离变压器ｎ图４－２模拟收发器｝乱路图总线｝：传输的信号应是蜂一峰值在１８－～２７Ｖ之间的双极性信号，ｊＷｆ流ＩＵ似北Ｉ业入学颧士学位论文第四章１５５３Ｂ总线接口艮体故计！，实科为“０”；为了满足这些要求，设计了如上圈所示的总线耦台与驱动电路。耦台驰动电路实现曼彻斯特双相电平码与ｒｒＬ兼容的曼彻斯特单电平码的转换、总线阻抗的匹配、故障隔离、电压放大及衰减限幅等。此电路采用毅向检测，取路输出的方法，即曼彻斯特码双相电平码分成两路甩平比较器，限幅器转换成曼彻斯特码单相电平码进入ＦＰＧＡ芯片。发送器／接收器的操作波形如图４－３所示：其中ｔｘ／ｔｘ—ｎｏｌ为输出双极性信号，ｒｘ／ｒｘｎｕｌ为双极性曼彻斯特１１码产生１１Ｌ电平信号。ｔｘｏｕＬｐｕｔ—√＿、八～ＶＬ‘柚“嚣亟盈ｎ圈４－３模拟收发器操作波形示例图ｔｘ嚣霾酊几ｎ几ｆ１至遂ｎｏｔ嚣嚣沮厂］丌ｎ几臣亟ｒ］几几ｒ?州ｔ—１八几肌“瑟瑟瑟羽ｎｒ］几ｎ广４．２总线控制器ＢＣ设计ｍｓ，总线接口的每一种类型的终端的设计都包括模拟收发器、总线接口模块、总线控制模块、处理机接口模块四部分，都需要完成字处理和消息处理，而ＢＣ是总线上唯一被安排为执行建立和启动数据传输任务的终端，被指派启动数据总线上信息传输任务的终端。针对ＢＣ功能，其ＦＰＧＡ部分的逻辑结构如图４－４不。下面将结构图中的各小模块进行设计说明。４２．１数字发送器ｆ＊Ⅱ珈”跏数字发送器模块可复用于三种工作方式下，在这里就ＢＣ模式下对其设讨进行详细说明，在其余两种模式下就不作细节分绍。数字发送器从子系统接ＩＪ单元接收１６位的］５５３Ｂ数据（指令宇和状态字），并以１Ｍｂｐｓ曼彻斯特ＩＩ编码串行数据发送到幢拟发送器进而传输到１５５３Ｂ总线Ｉ。孩部分即为曼彻斯特码编码，它是将单极性不归零码转换为单极性的堂铷斯特码．而且实现对同步头的编码．以及奇偶位的产生，并对数掘进行非／串转换。特码．而且实现对同步头的编码．以及奇偶位的产生，并对数掘进行非／串转换。阳北ＩｊＩ：人学硕十学位论文第９１【ｌ章１５５３Ｂ总线接口Ｊ｛体设计Ｉｏ寓蠼至删控制信号刮黪熊图４－４Ｉ地址控制存罐器接【Ｊ并行通信接Ｌｊ双［ＲＡＭ串行通信接ＬＪ发送超时检测孙总线控制器内部结构图以下介绍数字发送器的实现过程：①检测编码周期是否开始，产生同步字头；②进行串／并转换，产生奇偶校验位：③对１６位有效数据及奇偶位进行编码。由曼彻斯特ＩＩ编码的特性可知，每位数据０或者ｌ都编码为２位，所以脉冲宽度最小为５００ｎｓ，所以发送单元所需要的最小时钟频率为２ＭＨＺ。针对不问的时钟源可通过分频电路实现２ＭＨｚ。编码器的输入时钟ｍｃｌｋ为２ＭＨＺ，选取它的发送时钟为２ＭＨＺ，同步字头产生完成，则发出控制信号开始移位，移位时钟是同步头生成时用的时钟两分频产生。由于发送单元采用的时钟是周期为５００ｎｓ，即每位为５００ｎｓ。同步头的长度为３０００纳秒，所以同步头要用６位来表示，每位数据采用两位，奇偶校验位采用两位，所以整个１５５３Ｂ总线数据要用４０位表示。当予系统通过ＦＰＧＡ的接口单元向其写入数据后，数据进入发送单元的缓存中。发送单元根据工作方式与传输消息要求形成同步头，例锄，写入命令：笋时，同步头为１１１０００，状态字的同步头为０００１１ｌ。对于这４０位数据，在５００ｎｓ的时钟Ｆ，每周期发送～位。当前正在发送的数据放在一个锁存器中锁存，前两‘绂有一个缓存器，发送完当前数据后，如采缓存器中有数据，则把数据取过来放入锁存器中进行发送，这样就Ｗ以实现数据的连续发送。在数掘移位完成时自动添加奇偶位，在此进行奇校验．即砖数据１６位依次进行异或运算；最后避彻斯妯码综合对数据、奇偶位、同步头进行处理形成符合１５５３Ｂ标准的投极忭宁。其逻辑框图血ｕ图４，５所示。荫北１＋业人学硕＋学侮论文第叫章ｔ５５３Ｂ总线接口具钵砹；ｉ０实现二分频！！磐！：ＩＩｍ’堕２分频Ｌ－。ｒｗｒｉｔｅ娄龇图４．５０１曼彻斯特码综＾—＿ｄｔｙｐｅ：输入的亨类掇说刳信弓一ｍｃｌｋ：输入ｎｊ针，２ＭＨｚｗｒｉｔｅ；写控制信号，’０’有效ｃｏｍｎｄ：输入的宁类型说明信寸ｄａｔａ＿ｉｎ：需要编码的ｉ６位数据输入！：＝：：！Ｉ主：：堕￥ｉ芝。差，器量筹誓赫熊篙茇霜信号ｔｘｒｄｙ：输出的数据发送完毕标志信号数字发送器逻辑结构图及管脚说明如图４．６是写入数据６３３８Ｈ时的仿真波形。图中ｍｃｌｋ是２ＭＨｚ的时钟■ｐ—ｗｒｉｔｅｑＰ－ｍｃ｜ｋｗｐ－ｃｏｍｎｄ∞●一ｄｔｙｐｅ１ｎｎｎｎｎｎｎｎｎｎｎｎｎｎｎｆｌｎｎｎｎｎｎｎｎｎ『１ｎｆＵｌｎｎ“ｎｎｎｎｎｎｆＵｌｎｎｎｎｎｎｎｎ０４１０００＇１１００１１１０００Ｏ１●ｄ芦ｄ缸＆－Ｉｎ■ｔ■’ｌｘ０１－＿ｔｘ＿ｎｏｔ广］ｎｎｎｎｒ］ｎ几厂１几ｎ几ｎｒ］『１广］ｎｒ］图４－６数字发送器仿真波形图ｌＬ柚ｔｘｒｄＹｎｒ］几几几ｒ］几ｎｎｒ］ｎｆ］ｒ］ｒ］ｒＯ４．２．２发送超时检测在Ｍ１Ｌ－ＳＴＤ一１５５３Ｂ标准中规定禁止发送时闻大于８００微秒的消息。因为１５５３Ｂ总线协议标准中规定每条消息最多包含３２个数据字（即命令字的后五位为”０００００”），并且定义了十种类型消息格式，其中花费时潮最长的是ＲＴ向ＲＴ的消息传输：俐接收指令／发送指令／幸?／状态字／数据字…数据字／＋ｔ／状态字俐：每个字传输２０ｕｓ，消息间隔４ｕｓ，ＲＴ响应时间最长１２ｕｓ，由此即可得出每条消息最长传输时『白』Ｔ＝３２×２０＋４×２０＋２×１２＋２×４＝７５２ｕｓ；发送超时检测模块要实现的功能非常简单，就是对发送的消息进行计时≯｛：由计时产生的结果，来控制发送信号。它的核心是一个数字计数器，对驱动器的输出进行监控和定时，一旦它检测到正在发送的消息大于８００微秒，就立即停Ｉｊ｜发送，产，Ｅ发送超时信号用于系统复位。发送超时检测模块可复用于三种工作方式下．其用途是一致的，在这罩就ＢＣ摸式下对其设汁进行详细说明，在其余两种模式下就／卜作细｛７介缁：，ｐｑ北１．、№人’≯颂＿’学位论文第四章１５５３Ｂ总线接口骐休垃计ＩＪ实现４．２．３数字接收器数字接收器即为曼彻斯特码解码，将单极性曼彻斯特码转换为单极性４ｉ９Ｉ善码，从模拟收发器接收曼彻斯特ｌＩ编码的串行数据，实现同步时钟的提取，刚步头检出，数据检出，曼彻斯特ｌＩ码错误检出，奇偶检测，位／字计数以及数据的串／并转换功能。数字接收器模块可复用于三种工作方式下，其厚ｊ途是～致的，在这罩就ＢＣ模武下对其设计进行详细说明，在其余阿种模式下就不作细节介耋翻。接收器的工作原理同数字发送器相反，也和ＵＡＲＴ模块类似，用状态机束实现，以下介绍数字发送器的实现过程：（１）同步时钟的提取：检测到有效同步字头后，启动全数字锁相环（于４．６节有详细介绍）开始分离时钟，此设计采用超前一滞后锁耜环，该锁耜环的相位锁定时间最大为４２ｎｓ，因此在与数据进行模二加之前，应将数据进行延时。以便消除毛刺。要想完全将毛刺消除还要配合同步字头检测时，启动舵产生时间的设饕。（２）同步头的接收：接收单元的时间基准是２ＭＨＺ的输入，根据标准，州步头只可能有两种’０１’，‘１０’。从接收到的信号波形上看，可能出现如图４—７所示的四种情况。所以同步头的识别可分为三类情况（更特殊的情况是数据连续时，此时前一个数据的最后一位和后一个数据的同步头连在了一起，因此识别也更困难些，限于篇幅，不作介绍）；按照标准，误差范围为±１５０ｎｓ，按图中同步头１所示，前半部分脉冲宽度是１５００ｎｓ±１５０ｎｓ，用２ＭＨＺ的频率来采样计数的话，如果计数器的计数为３时就认为是收到了同步头的前半部分，否则，接收单元就继续检测同步头。同步头后半部分脉冲宽度为１５００ｎｓ，如果计数器的计数为３时就认为是收到了同步头的后半部分。对于后３种情况同上述处理方式进行检测。．正忒．ｆＥ忑竖Ｆ。网—习同步头ｌ同步头２图４．７．皿，哲Ｅ忑毡ｊｆ’同步头３同步头４口．Ｒ］同步头译码原理（３）数据位的接收：同理，数据位的检测也是摹本…样，从波形上看，它也会｝“现和圈４．７榭似的四种情况，不过区剐是脉冲的宽度而己。（４）曼彻斯特ＩＩ解码：曼彻斯特ＩＩ码的特性是在每位数据脉冲的中问时别都宵个电爪跳变，所以对数据的译码可以从跳变沿可分为前后滔部分，静聒两半部分ｌｔｊ能的长度都是５００±１５０ｎｓ和１０００±１５０ｎｓ，只耍存法范围内就可认为收刘丁｛々数抓，在跳变沿的后半部分把ｔｘ瞅反就是浚位数掘的值。ｆ而时产７卜唾状念Ｉ丸氆、

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