1553B总线接口技术研究及FPGA实现 - 图文(5)

州北ｆ：业人学顾十：学位论文第泅章１５５３Ｂ总线接１］具体设汁ｊ，实琨字输出的选择模块。命令寄存部分的结构图如图４．１８所示。图４．１８４．３．３命令字寄存器结构图ＲＩ发送控制器该模块主要是选择要送入数字发送器的所有信号和数据，．工作步骤类似ＢＣ发送器控制模块。当工作在ＲＴ方式下，接收来自状态字设茕模块的信号选择何时输出状态字何时向ＢＣ传输数据字，同时产生对应的同步头类型等信号。它的逻辑结构图如图４．１９所示：斟上椭－－命令。删－７皓望星娑到与来自ＲＡＭ巨骜垫墨焦兰：ｌ数据选择Ｉ发送数据选择图４．１９发送器控制模块逻辑结构酗４．４总线监控器ＭＴ设计ＭＴ是被指派接收总线通信任务并在以后提取要使用的选择信息的终端，它“监控”总线上的信息传输，以完成对总线上的数据源进行记录和分析，侄ｌ它本身不参与总线的通信。需要完成总线上命令字／状态字／数据字的正确接收以及７／消息处理，针对ＭＴ需要完成的功能，将其的ＦＰＧＡ部分的逻辑结构设计如阁４—２０所示，其中数字接收器、命令字／状态字译码模块和子系统通信接ｆ１的设计与总线控制器ＢＣ／远程终端ＲＴ设计中的相同，只是其中关。ｊ二双¨ＲＡＭ的ｆ矾＆守问分配不同，在４．２．９节中已作过随明。ｐｑ此Ｉ：、世人。≯颇ｔ：学位论文第四棼１５５３Ｂ总线接口具体没¨ｔＪ实现地址／外自信号ｃ奄风Ｉ器ｌ命令字／状态字－＾Ｗ接收字存储控制译码图４，２０总线监控器ＭＴ结构图４．４．１地址／接收字存储控制总线监控器ＭＴ完成对总线上的数据源进行汜录便于以后提取，本身不参与总线的通信，该模块主要是将接收到的命令字／状态字／数据字根据来自译码部分的控制信号存入分配好的ＲＡＭ空间。包括地址变换、判别数据和地址选择！部分．其内部联系结构图如图４－２１所示：其中地址变换部分其原理间Ｂｅ压Ｈ设计中一致，不同在于地址变换部分根据来自命令字／状态字译码模块的控制信号按存储空问分配定义三个顶端输入ＲＡＭ地址，其中输入的地址ａｄｄｒ（９位）只是存储数据字的顶端地址。值得注意的是判别数据部分，由ｍｏｄｅ、ｃｏｍｎｄ／ｄｔｙｐｅ来识别接收到的数据属于何种字类型并分别输出。丽地址选择部分完成将三个地址根据ｍｏｄｅ、ｃｏｍｎｆｌ／ｄｔｙｐｅ信号选择分配给对应的字的存储ＲＡＭ的写地址ｗｒａｄｄｒ。？《钟输入｝址加载信号。：命令４＿｝：。ａｄｄｒＩ７‘井部输Ａ顶端地址：：接收数据完毕信号：：输入的ＲＴ地址：，数据字计数值：ＬＩ地址状态字。ａｄｄｒ２７变换数据字。ａｄｄｒ３７—‘地址选，｛莨次输出字数凝ｄｎｕｔ７ｐ．ｒ作模式。同步头类型．同步头类型Ｉ。：择判别命令‘≯。ｃｍｄ７对成宁ｆ｜哿ＲＡＭ写。地自ｋｗｒａｄｄｒ７状态７一、７ｔ接收到的字数据数掘Ｓｔａｔｅ数据。Ｆ。ｄａｔａ７冈４．２１地址／接牧字存储控制模块结构斟幽北１．业人学硕十学位论文第四章１５５３Ｂ总线接口具体设计与实ｊ毡４．５ＢＣ／ＲＴ／ＭＴ通用终端设计以上详细介绍了基于ＦＰＧＡ设ｉｉＢＣ、ＲＴ、ＭＴ三种类型终端，在该节沦述关于通用终端的设计。实际上在设计三种终端过程中大多模块原理类似，为了资源的合理利用，可以对其中一部分模块进行了复用。通用终端设计是通过工作方式选择信号ｍｏｄｅ以及其他控制信号将此三种终端结合起来以达到ＢＣ／ＲＴ／ＭＴ通用接口的功能。其操作步骤流程圈如图４。２２所示。１５５３Ｂ总线通信是通过多路总线接口板来实现的，总线接［：１板应该丽时其有总线控制器，远程终端及总线监控器（即Ｂｃ／ＲＴ，ＭＴ）的功能。上述通用终端ＢＣ／ＲＴ／ＭＴ可以分别作为ＢＣ、ＲＴ、ＭＴ终端实现它们各自的功能。图４．２２通用终端】：作流程图４．６全数字锁相环的设计【１０１｛１１］１１２１１３２锁相系统在本质上讲是一‘个闭环相位控制系统。简范地讲，它指的是种能曲北｝．业人学硕卜学位论文第四章１５５３８总线拨口ｊｔ体设汁ｊＪ安删使输出信号在颁率和相位上与输入信号同步的电路，即系统进入锁定状态（或㈤步状惫）后，振荡器输出信号与输入信号之间相筹为零，或者｛粜持为常数。数据总线上的位传输速率是每秒１Ｍ位，并有±０．１％（即±１０００Ｈｚ）的总精度和长期稳定性。丽其短期稳定性ｆ即１秒间隔的稳定性）至少为０．Ｏｌ％ｆ即±１００ｒｔｚ）。本系统中，在数字接收器设计过程中，检测到有效同步字头后，启动全数字锁相环开始分离时钟，此设计采用超前一滞后锁相环。全数字锁相环显著特点是非常短的锁定时间，蘸好的抗干扰性。但需要个商频时钟源。—Ｆ面是全数字锁相环的结构图。主要由数字鉴相器，数字耶路滤波器和数控振荡器组成。如图４－２３所示：￡，；（，０）４匠萎蚕运蒌斟：眠数控振荡器—／数ｆ寻丽器１Ｉ蚓；聪馓孳。ｋ辣冲ｌ｜ｌ一千数字环路滤波器ＭＬ图４．２３全数字锁相环路结构框图数字鉴相器由异或门组成，数字环路滤波器由交模可逆计数器组成，数控振荡器（ＤＣＯ）由加，减脉冲控制器和除Ⅳ计数嚣组成。可逆计数器和加／减脉冲控制器的时钟频率分别是Ｍ．ｔ＇ｏ和孙魄。这里＾是环路的中心频率，一般情况下肼和Ⅳ为２的摧数幂。时钟２Ⅳ，ｆｏＮ除Ⅳ（ｓ肼，２Ⅳ）计数器得到。１、数字鉴相器本论文中的全数字锁相环中的数字鉴相器有异或门组成，和差分环路中的黎相器相比简单、实用。异或门的鉴相器用于比较输入信号ｕ，与数控振荡器输出信号ｕ，的相位靛，其输出信号ｕ。作为可逆计数器的计数方向控制信号。当己，。，为低电平时（Ｕ，ＮＵ，有同极性时），可逆计数器作“加”计数。反之，“ｊ己，。为高电平时，可逆计数器作“减”计数。２、数字坏路滤波器数字环路滤波器由变模（模数ｋ要预胃，此计数器的最大计数为ｋ’可逆计数器组成，其根据Ｍ倍的输入信弓Ｕ，（＾矾）的时钟和肄或门鉴桐器的输入．产生进位／借位信号来控制数控瓢荡器。州ＪＥＩ．、世人学硕十’≯位论文第殴章１５５３Ｂ总线接ｎ具体设计‘。实现变模可逆汁数器在玑的控制之下，当．卜０时，埘时钟Ｍ［ｏ进行“加”计数；尚『ｌｌ时，进行“减”计数。可逆汁数器的计数容譬（模数ｋ）川’以利用Ａ、Ｂ、Ｃ、＾Ｄ四位进行预置，从而方便地改变摸数。其预管模数的范围是，当｜Ｄ、ｃ、Ｂ、Ａ在０００１～１１１１取值时，相应的模数的变化范围是２３～２“。可见，可逆计数器的长度根据模数ｋ值得大小来实现数字编程控制。取｜９、ｃ、Ｂ、Ａ为０００１时，ｋｔ２３，计数器长度只有三级，因而可以扩大捕捉带，缩短锁定时Ｉ、Ｂｊ；在Ｄ、ｃ、Ｂ、Ａ为１１１１时，ｋｔ２”，计数器的长度为十七级，这时捕捉带缩小，锁定时间延长。值得提出的是，在环路锁定的状态下，由于可逆计数器的连续计数，或在噪音的干扰下，会产生进位和借位脉冲。如果ｋ值取得太小，则可逆计数器因频繁地循环计数而产生进位或借位脉冲，这就导致了在环路的输出端出现相位抖动。为了减少这种抖动，ｋ值必须大于Ｍ／４。模ｋ的取值要适当。ｋ取得太大，对抑制噪声、减少相位抖动有利，但同时增加了环路的镇定时间。反之，ｋ取得小，可以加速环路的镇定，而对噪声的抑制能力却随之降低。３、数控振荡器（Ｄｃｏ）数控振荡器由加／减脉冲控制器和除Ⅳ计数器组成，同时它也是整个全数字锁相环的关键部件，是全数字锁相环区别于模拟环路最主要的地方。全数字锁相环通过可逆计数器发出的进位／借位信号来控制加／减脉冲控制器来实现对输出信号以的频率和相位的闭环控制，使其和输入信号Ｕ的频率和相位保持…致，实现频率和相位的跟踪。（１）加／减脉冲控制器：在此锁相环设计中，当环路锬定时，以和ｕ：正交，鉴相器的输出信号ｕ。为１：１占空比的方波，此对定义相位误差为零。在这种情况下，可逆计数器“加”和“减”的周期相同。只要可逆计数器的ｋ值足够大（ｋ，Ｍ／４），其输出端就不会产生进位或借位脉冲。这时，加／减脉冲计数器只对其时钟２ＮＬ进行：分频，使以和ｕ，的相位保持正交。在环踌未锁定的情况下，若Ｕ。＝Ｏ时，它使呵逆计数器向上计数，并导致进位脉冲产生，进位脉冲作用到加／减脉冲控制器的“加”控制端ｉ，该控制器便在二分频过程中加入半个时钟周期。反之，若Ｕ．，＝１时，可逆计数器减计数，并将发出借位脉冲到加／减脉冲控制器的“减”输入端ｄ。于是，该控制器便在二分频的过程中减去半个周期。这个过程是连续发生的。加／减脉冲计数控制器的输出经过除Ⅳ计数器后，使得本地估计信号ｕ，的相位受到调制控制，塌终达到锁定状态。其１：作波彤如图４．２４所示：陶ｒ九ｃｌｋ时钟信【■Ｈｐ２ＮＬ．：ｂｏｒｒｏｗ借位脉冲输入端：ｃａｒｒｙｅｒ进位脉冲输入端：ｃｌｋｏｕｔ脉冲输ｌｌｊ端。４７

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