pfdena(2) 否 驱动。 pfdena是高有效信号,它启动升降PFD的输出信号。当pfdena为低是,PFD禁用,而VCO继续工作。无论输入时钟是否存在,PLL时钟输出继续翻转,但是会有长期偏移。因为在一段时间内输出时钟频率不会改变,当可靠的输入不再有效,pfdena端口作为关机或清除功能。可以由内部逻辑或任意通用I/O管脚驱动pfdena端口。 表10注释: (1) PLL的inclk0端口必须由专用时钟输入端口; (2) 详细情况请参考“控制信号”。
Altpll输出端口
表11:Altpll宏功能的输出端口和功能说明 端口名 必需 说明 c[1..0](1) 否 PLL的时钟输出驱动内部全局时钟网络。 e0(1) 否 时钟输出馈入外部时钟输出管脚,PLL[2..1]_OUT。 locked(2) 否 给出PLL锁定状态。当PLL锁定时,该端口输出逻辑高。当PLL失锁时,该端口输出逻辑低。在PLL锁定过程中锁定端口可能是脉冲高和低。 表11注释: (1) 必需选择PLL的内部或外部时钟输出; (2) 详细情况请参见“控制信号”。
MegaWizard定制功能
可以使用MegaWizard外挂插件管理器为你设计中的每个PLL例化设置altpll宏功能选项。如果不使用MegaWizard外挂插件管理器例化altpll宏功能,查看Quartus II辅助说明中的“altpll”有关altpll的参数。
在MegaWizard外挂插件管理器中,从Available Megafunctions对话方框(见图10)中的I/O目录选择altpll宏功能。Quartus II软件中还有altclklock宏功能,向前兼容,但是对于Cyclone FPGA,必须例化新的altpll宏功能。
Altpll的MegaWizard外挂插件管理器有单独的Cyclone PLL页面。MegaWizard中灰色的选项在Cyclone PLL中是无效的。在编译过程中,Quartus II编译器验证altpll参数,任何PLL或输入时钟位置分配。
在altpll MegaWizard外挂插件管理器每页的右上角,有一个jump to page下拉列表(见图11)。下拉列表允许你跳到任何指定的altpll MegaWizard页面,设置那些选项。
图10.在MegaWizard外挂插件管理器的altpll宏功能部分
图11.altpll MegaWizard外挂插件中的Jump to Page下拉列表
MegaWizard 页面说明
这部分说明altpll MegaWizard页面的有效选项。每个MegaWizard页面都会显示。表12到表14说明该页面中Cyclone PLL的功能或设置。使用这些表以及PLL的硬件功能的描述,决定PLL例化的合适设置。
你可以使用altpll MegaWizard外挂插件管理器中General/Modes(第一页)选择目标器件系列、时钟输入频率、通用控制信号和时钟反馈操作模式(见图12)。
图12:altpll MegaWizard外挂插件管理器(第一页)
表12:altpll MegaWizard外挂插件第一页的选项 功能 说明 你可以使用哪本应用指南解释所有Cyclone器件系列的altpll选项。 些器件系列 inclock0输入PLL输入时钟的频率,inclock0。 的频率是多少 创建pllena输为这个PLL例化创建pllena端口。pllena端口的说明见表10。 入来选择启动PLL 创建areset输为这个PLL例化创建areset端口。areset端口的说明见表10。 入来异步复位PLL 创建pfdean输为这个PLL例化创建pfdena端口。pfdean端口的说明见表10。 入来选择启动
PFD 使用PLL内的反馈路径 哪些输出时钟会补偿? 可以选择Scan/Lock选择锁定的输出端口(见图13)。该选项设置OPERATION_MODE参数为标准,零延迟缓冲或无补偿模式。 标准模式下,PLL反馈路径是全局时钟网络,这样会最小化到特定PLL时钟输出缓存器的时钟延迟。你可以用COMPENSATE_CLOCK参数指定补偿哪个PLL输出。 零延迟缓冲模式下,PLL反馈路径是专用PLL外部输入管脚。从PLL_OUT管脚输出芯片的时钟信号和PLL时钟输入相位是对齐的,使得时钟输入和外部时钟输出之间的延迟是最小的。如果PLL也用于驱动内部时钟网络,那么时钟网络就会有相应的相位偏移。 无补偿模式下,PLL反馈路径是PLL环路,不是全局时钟网络或外部来源。没有时钟网络补偿,但是这种模式下时钟的抖动最小。这种模式可能导致IOE缓存器需要正的保持时间,你可以用手动相位偏移来补偿正保持时间。 详细情况,请参阅“时钟反馈模式”。 指示PLL的哪个输出端口被补偿。对于标准模式,你可以选择c0或c1。
图13.altpll MegaWizard外挂插件管理器(第二页)
表13:altpll MegaWizard外挂插件第二页的选项 功能 说明 创建“锁定”输出 创建锁定输出端口指示PLL锁定状态。将表11中的锁定端口描述。 MegaWizard外挂插件管理下两页中的选项(第三页到第四页,标题为Bandwidth/SS和Clock Switchover)在Cyclone FPGA中不支持。
MegaWizard外挂插件管理的最后三页(第五页到第七页)允许你为每个PLL输出端口设置倍频/分频系数,相位偏移和占空比(见图14)。每页表示一个PLL时钟输出端口的设置。表14说明了第五页到第七页的选项。
图14.altpll MegaWizard外挂插件管理器第五页到第七页
表14:altpll MegaWizard外挂插件第五页到第七页的选项 功能 说明 时钟倍频指定PLL输出的时钟倍频量。倍频系数不能大于32。 系数(比率) 时钟分频指定PLL输出的时钟分频量。 系数(比率) 时钟相位根据要补偿的PLL时钟输出,为时钟输出设置可编程的相位偏移。等式决定了相位偏移偏移(Ph) 角度的精度(45°除以或scale缓存器的值)。因此,最大的步长是45°,步长可能更小,这取决于时钟输出端口上所需的分频/分频比率。例如,如果你的输入时钟是125MHz×1,或scale计数器G0是3。那么最小的相位偏移步长是15°,相位偏移是以15°递增。 上升/下降按钮根据内定值M和后scale分频器决定的可能相位偏移设置来调整,MegaWizard外挂插件管理器选用它们作为你的目标频率和倍频/分频比率。如果你在相位偏移域中手动输入一个数字,可能得到其它的相位偏移精度。例如,你以覆盖MegaWizard选择的值,自己定义为7.5°。MegaWizard外挂插件管理器尝试着用M=6和G0=6。MegaWizard外挂插件管理器尝试着事项最近的可能的相位偏移。例如,如果你输入10°,MegaWizard外挂插件管理器验证M=5和G0=5是可以实现的,确定相位偏移为9°。 详细情况,请参见“相位偏移”。 时钟占空指定PLL时钟输出的时钟占空比。 比(DC) 等式决定占空比的精度是(50%除以后scale计数器的值)。例如,如果后scale计数器G0是3,那么容许的占空比是50%除以3,等于16.67%。因为altpll宏功能不接受非整数值的占空比,那么实际允许的占空比是17、33、50和67%。由于硬件的限制,84%的占空比是无法实现的,因为最接近100%的值是无法在给定计数器值内实现。然而,你可以选择17%的占空比,然后反转PLL时钟输出。使用上升/下降按钮选择所有可能的设置。 详细情况,请参见“可编程占空比”。
可以在任何时候点选MegaWizard外挂插件管理器中的Finish来更新文件。
图15.altpll MegaWizard外挂插件管理器第八页
编译报告
在编译过程中,会显示一些信息说明所需的倍频/分频系数,和/或相位偏移,和/或占空比是否实现。如果你输入无效的倍频/分频比率,编译失败,Quartus II软件显示错误信息。如果你输入无效的相位偏移或占空比值,编译会继续处理,Quartus II软件会选择最佳的替代值。
编译报告的Resource Section提供两个PLL的报告:PLL Summary和PLL Usage报告。PLL Summary提供每个PLL参数的信息(见表16)。PLL Summary是分栏显示,每栏代表不同的PLL例化。表15列出并说明PLL Summary报告中显示的参数。表15中没有列出的PLL属性不用影响Cyclone PLL。
图16. PLL总结报告
表15:编译报告文件中的PLL总结 PLL属性 说明 PLL模式 时钟反馈模式 补偿时钟 指示补偿哪个PLL时钟输出(clock0、clock1或extclock0)
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