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Cyclone器件中PLL的使用(2)

来源:网络收集 时间:2019-03-16 下载这篇文档 手机版
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Cyclone外部时钟输出管脚(PLL[2..1]_OUT)没有独立于器件的VCC和GND组。PLL[2..1]_OUT管脚和相邻的I/O管脚共享VCCIO组。只有同一组内的I/O管脚会影响PLL[2..1]_OUT管脚。因此,为了让PLL[2..1]_OUT管脚的抖动最小,和它们直接相邻的I/O管脚要么作为输入要么不使用。有关板子设计的详细信息,参见“抖动注意事项”。

控制信号

Cyclone PLL有四个控制信号pllena、areset、prdena和locked,进行PLL管理。 Pllena

PLL启动信号pllena启动PLL。当pllena为低时,PLL时钟输出端口为低,PLL失锁。当pllena再次变高,PLL和重新锁定和重新同步输入时钟。因此,pllena是高有效信号。因为在Cyclone FPGA中没有专用的pllena管脚,内部逻辑或任意通用I/O管脚都可以驱动pllena端口。因为每个PLL都有自己的pllena控制电路或共享通用的pllena电路,这样就很灵活。pllena信号是可选的,如果软件中没有启动它,端口内部就连接到VCC。

Areset PLL areset信号是每个PLL的复位或重新同步输入。但驱动为高时,PLL计数器重定,清除PLL输出,造成PLL失锁。VCO复位后回到初始设置。当areset再次变低,PLL重新开始锁定,PLL重新和输入时钟同步。如果目标VCO的频率低于标准频率,在锁定过程中PLL时钟输出起始频率值比所需值要高。areset是高有效信号。Cyclone FPGA可以从内部逻辑或任意通用I/O管脚驱动这个PLL输入信号。areset信号是可选的,如果在软件中没有使用它,该端口内部连接到GND。

Pfdena

pfdena信号用可编程闸控制着PLL中PFD输出。如果你把areset置低禁止PFD,那么VCO将以最后设置的控制电压和频率值工作,长时间会漂移到更低的频率。即使每个输入时钟PLL时钟输出也会继续触发,但是PLL可能会失锁。当PLL失锁或输入时钟禁止时,系统会继续运行。因为在一段时间内最后锁定输出频率不会改变,所以你可以用pfdena端口作为关机或清除功能。为了维持这一频率,系统在关机之前有时间储存当前的设置。如果pfdena信号再次变高,PLL重新锁定和输入时钟重新同步。因此pfdena管脚是高有效信号。你可以用任意通用I/O管脚或内部逻辑驱动pfdena输入信号。该信号是可选的,如果在软件没有使用它,该端口内部连接到VCC。

Locked

当locked输出是逻辑高电平,该电平说明稳定的PLL时钟输出,和PLL参考输入时钟同相。当PLL开始跟踪参考时钟时,locked端口可能会触发,无需额外电路。PLL的locked端口可以馈入任意通用I/O管脚和/或内部逻辑。这个locked信号是可选的,在监视PLL锁定过程中是非常有用的。

时钟反馈模式

Cyclone PLL支持三种反馈模式:标准、零延迟缓冲和无补偿。和其它Altera器件系列不同,Cyclone PLL不支持外部反馈模式。所有支持的三种时钟反馈模式允许倍频/分频、相位偏移和可编程占空比。下面是每种模式的简要说明。

图4到图6所示的相位关系是内定值相位偏移设置-0°。改变相位偏移设置会改变相位关系。

标准模式

在标准模式下,PLL把参考时钟和逻辑阵列或IOE的端口缓存器处的时钟信号相位对齐,补偿内部全局时钟网络延迟。在altpll MegaWizard外挂插件管理器中,你可以定义PLL的哪个内部时钟输出(c0或c1)应该补偿。

如果在该模式中使用外部时钟输出(PLL[2..1]_OUT),相对于时钟输入管脚有相位偏移。相同的,如果你用内部PLL时钟输出驱动通用I/O管脚,相对应的时钟输入管脚也有相位偏移。

图4是标准模式下PLL时钟相位关系的范例波形。

图4.标准模式下PLL时钟之间的相位关系

图4注释:

(1) 外部时钟输出可能领先或落后于PLL时钟信号。

零延迟缓冲模式

PLL外部时钟输出管脚(PLL[2..1]_OUT)的时钟信号和PLL输入时钟是相位对齐的,没有延迟。如果你用c[1..0]端口驱动内部时钟管脚,那么相对于输入时钟管脚有相位偏移。图5是零延迟缓冲模式下PLL时钟相位关系的范例波形。

图5.零延迟缓冲模式下PLL时钟之间的相位关系

无补偿

在该模式下,PLL不补偿任何时钟网络。这样会有更佳的抖动性能,因为反馈到PFD的时钟不经过某些电路。相对PLL时钟输入,PLL内部和外部时钟输出都有相位偏移。图6是无补偿模式下的PLL时钟相位关系范例波形。

图6.无补偿模式下PLL时钟之间的相位关系

图6注释:

(1) PLL输出的内部时钟之间相位是对齐的。

5.管脚

表8:Cyclone PLL管脚 管脚名 说明 CLK0 单端或LVDS p管脚,可以驱动PLL1的inclk0端口 CLK1(1) 单端或LVDS n管脚,可以驱动PLL1的inclk0端口 CLK2 单端或LVDS p管脚,可以驱动PLL2的inclk0端口 CLK3(1) 单端或LVDS n管脚,可以驱动PLL2的inclk0端口 PLL1_OUTp(2) 单端或LVDS管脚,由PLL1的e0端口驱动。如果PLL不使用,可以PLL1_OUTn(2) PLL2_OUTp(2) PLL2_OUTn(2) VCCA_PLL1(3) GNDA_PLL1(4) VCCA_PLL2(3) GNDA_PLL2(4) GNDG_PLL1(5) GNDG_PLL2(5) 作为通用I/O管脚。 单端或LVDS管脚,由PLL2的e0端口驱动。如果PLL不使用,可以作为通用I/O管脚。 PLL1的模拟电源。即使PLL不使用,也必须连接到1.5V。 PLL1的模块接地。你可以把该管脚连接到板子的GND层。 PLL2的模拟电源。即使PLL不使用,也必须连接到1.5V。 PLL2的模拟接地。你可以把该管脚连接到板子的GND层。 PLL1的保护环路接地。你可以把该管脚连接到板子的GND层。 PLL2的保护环路接地。你可以把该管脚连接到板子的GND层。 表8注释: (1) 100脚TQFP封装的EP1C3器件没有专用时钟管脚CLK1和CLK3;

(2) 100脚TQFP封装的EP1C3和144脚TQFP封装的EP1C6 PLL2不支持外部时钟输出; (3) 参考16页的“板子布局”进行滤波和其它推荐设计;

(4) 100脚TQFP封装的EP1C3器件和144脚TQFP封装的EP1C6 PLL2没有分开的GNDA_PLL管脚。它们内部连接到GND; (5) 保护环路电源(VCCG_PLL)内部连接到VCCINT。

6.板子布局

Cyclone PLL包含内嵌在数字器件中的模拟部分。这些模拟部分有分立的电源和接地管脚,抵抗数字部分产生的噪声。这些分立的VCC和GND管脚用来分离电路,改善噪声的影响。

VCCA和GNDA

每个PLL有分立的模拟电路VCC和GND对。每个PLL模拟电路电源和接地管脚叫作VCCA_PLL#和GNDA_PLL#(#代表PLL号)。即使PLL不使用,VCCA电源必须连接到1.5-V电源上。连接到VCCA的电源必须和其余Cyclone FPGA的电源或板子上其它任何数字器件分开。下面说明三种分离VCCA的方式。

VCCA电源层分离

混合信号系统设计者会把系统划分为模拟和数字部分,在板子上它们有各自的电源层。这种情况下,你可以把VCCA连接到模拟1.5-V电源层。

在VCCINT层中划分出VCCA岛

绝大部分采用Altera器件的的系统都是全数字,所以板子上根本就没有独立的模拟电源层。在板子上增加新层是很不划算的。因此,你可以为VCCA_PLL创建一个岛。岛的绝缘边界大约为25mil宽。图7是在VCCINT层中划分VCCA的范例。

图7.VCCINT层划分VCCA岛

宽VCCA走线

由于板子的限制,可能无法划分VCCA岛。从而,用宽的电源走线给每个VCCA管脚。走线至少为20mil宽。

每个VCCA管脚必须经过图8所示的去耦电路。你必须在电源进入板子的地方放置一个铁氧体磁珠和一个并联的10-μF钽电容。铁氧体磁珠对50MHz及以上的频率有很高的阻抗。每个VCCA管脚必须用一个0.1-μF和一个0.001-μF并联的陶瓷电容和串联的1Ω电阻去耦,要近可能靠近Cyclone FPGA。你可以把GNDA管脚直接连接到器件的数字接地层。

有关板子设计的详细资料,请参阅AN75:高速电路板设计。

图8 去耦电路

抖动注意事项

如果输入时钟有任何的低频抖动(低于PLL的频宽),PLL会试图跟踪它,这样就会增加PLL时钟输出的抖动。为了把这种影响减到最小,避免在同一个给PLL时钟输入缓冲供电的VCCIO组中连接有噪声的信号。这只有当PLL输入时钟指定为3.3或2.5 LVTTL或LVCMOS I/O标准时非常重要。在这些I/O标准下,VCCIO对输入时钟缓冲供电。因此,VCCIO供电上的任何噪声都可能影响抖动性能。对于所有其它I/O标准,输入缓冲是由VCCINT供电。

因为Cyclone外部时钟输出管脚(PLL[2..1]_OUT)没有独立的VCC和GND组,所以你应该避免把噪声输出信号直接在和这些管脚相邻。因此,Altera推荐和PLL[2..1]_OUT相邻的I/O管脚要么作为输入管脚要么根本就不用。如果噪声输出临近PLL[2..1]_OUT管脚,它们会通过接地弹起或VCC下陷和管脚互感应引入噪声,这样会导致PLL[2..1]_OUT管脚更糟糕的抖动性能。

另外,你应该考虑在同一个VCCIO组中像PLL[2..1]_OUT这样同时开关的输出数量。Altera推荐在同这些VCCIO组中同一个方向上同时尽可能少地开关输出。而且,如果你在同一个VCCIO组中有像PLL[2..1]_OUT管脚这样的开关输出。Altera推荐你在这些输出管脚上使用低电流强度和/或低偏移率选项,这样有助于改善抖动性能。

规范

表9:Cyclone FPGA PLL规范 代号 参数 最小 最大 单位 fIN 输入频率 15.00 156.00 MHz fIN DUTY 输入时钟占空比 40.00 60.00 % tIN JITTER 输入时钟抖动 200.00 ps (峰到峰) fOUT PLL输出频率 9.38 312.00 MHz tOUT DUTY 外部输出时钟的45.00 55.00 % 占空比(当设置为50%) tJITTER(2) PLL外部时钟输出抖动(峰到峰) tLOCK 从器件配置结束到锁定所需的时间 fVCO PLL内部VCO工作范围 M、N、G0、G1、E 计数器值 10.00 TBD 100.00 ps us 300.00 1.00 800.00 32.00 MHz 整数 表9注释: (1)这些数据仅供参考,是当前的硅芯片特性。

(2)PLL[2..1]_OUT管脚的tJITTER规范取决于VCCIO组的I/O管脚,多少个开关输出,它们切换情况,它们是否使用可编程电流强度

或低偏移率。

7.软件支持

Quartus II软件中用altpll宏功能支持Cyclone PLL。下面阐述altpll宏功能如何设置不同的Cyclone PLL功能和选项。本节包括宏功能符号、输入和输出端口,MegaWizard外挂插件管理器选项说明和MegaWizard范例。

Quartus II altpll宏功能

图9是Quartus II软件中的altpll宏功能符号。

图9.Cyclone FPGA的altpll宏功能符号

参考Quartus II帮助中的altpll宏功能AHDL功能原型(用于Verilog HDL),VHDL声明和参数说明。

Altpll输入端口

表10:altpll宏功能的输入端口以及功能说明 端口名 必需 说明 inclk0(1) 是 输入时钟端口驱动PLL。 pllena(2) 否 pllena是高有效信号,作为PLL的组合启动和复位信号。你可以用它作为一个或两个PLL的启动端。当该信号为低时,PLL时钟输出端输出为GND,PLL失锁。一旦信号再次变高,锁定过程启动,PLL重新和输入参考时钟同步。pllena端口可以由内部逻辑或任意通用I/O管脚驱动。 areset(2) 否 areset是高有效信号,复位所有的PLL计数器为初始值。当该信号为高时,PLL复位它的计数器,清除PLL输出,失锁。一旦该信号再次变低,锁定过程启动,PLL重新和输入参考时钟同步。areset端口可以由内部逻辑或任意通用I/O管脚

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