只有认真总结过的东西，才是自己的。---Jerry King
基本的约束规则设计Setup-Constraints，最上面是实时DRC检测，线间距、线宽、线与焊盘间的距离设置；常用的是下面的拓展设计规则，上面的标准设计规则和下面的不要同时设置，设置完一个就会使整个改变。 第38讲 约束规则设置方法
首先设置默认值Setup-Constraints，设置好拓展设计规则中的两个Set values；要将某一个网络设置成想要的线宽，首先设置约束规则Setup-Constraints中拓展设计规则中的物理规则设置Set values，先在上面取一个名字，ADD进去，然后修改想要的线宽；其次Edit-Propertis，右侧Find里面选择Nets，下面Find By Name里面选择Net，点击More将想要修改的网络名字找出来，找出来给它设置一个属性，Net_Physical_Type，设置一个值；最后返回Setup-Constraints中拓展设计规则中的物理规则设置Assignment table，将刚刚设置的属性选择为第一步设置的线宽即可。
第39讲 线宽线距规则设置示例
与电源相连的走线设置的越宽越好；时钟走线比一般的走线要宽一些，从晶振到时钟芯片之间的走线越粗越好，线间距也要宽一些；设置方法如上节所讲，线间距的设置在Setup-Constraints中拓展设计规则中的间距规则设置Set values； 第40讲 区域约束规则设置
某一块区域设定特定的走线宽度与线间距：Setup-Constraints下面Constraint Areas选中点击Add，右下侧出于shape状态时直接在PCB上面画出想要规定的区域，画好之后给这个shape增加一个属性，点击Add下面的Attach property,shapes，右侧Find By Name里面是Property，点击PCB里面的shape就会出现编辑属性对话框，找到Net_Physical_Type和Net_Spacing_Type，分别命名，再回到间距规则设置和物理规则设置中分别设置即可。 第41讲
约束管理器Setup-Electrical Constraint Spreadsheet，DSP到RAM之间的数据线线间距要等长，如果中间有排阻，则要进行设置器件模型； 1. 设置器件模型，加载模型库，赋予器件模型
首先加载模型库Analyze-SI/EMI sim-Library，模型库放在指定的路径下面，添加即可；然后添加器件模型Analyze-SI/EMI sim-Model，一般元件的模型在Cadence里面都有自带的，排阻需要自己去找，点击Find model去寻找；重新打开约束管理器，可以看到现在的数据线和地址线都是显示的X-Net； 2. Constraint manager objects显示设置
约束管理器里面的objects，右击Filter里面控制； 3. 创建总线
约束管理器里面选择所有的数据线或者地址线，右击Create-Bus，命名即可； 第42讲 设置拓扑约束（方法1）
地址线需要同时连接到RAM和FLASH上面，从端接电阻出来的走线到两者的距离相等；
首先显示一个地址线的网络Display-Show Rats-Net，打开约束管理器Setup-Electrical Constraint Spreadsheet，选择一个地址线网络，右击Select，就会在PCB上面显示出来该网络，结束显示走线的命令，Logic-Net Schedule编辑拓补结构，点击第一个引脚，即端接电阻出来的那个引脚，拉出来之后右键Insert T，添加T型连接点，左键点击一下放下连接点，再去点击第二个连接点，点好之后回到T型连接点点击一下，再去点击第三个引脚，右击Done，T型连接就接好
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了；其次，回到约束管理器创建ECSet，右键点击刚选择的地址线Create-Electrical-CSet，选中Copy Constraints From，取一个名字；创建好之后将剩余的地址线也设置按照这个拓补结构，选择剩余地址线右击Electrical CSet References，选择刚才所设置的名字，设置好显示蓝色，不符合的显示红色，是因为有的地址线只连接一个RAM，不连接FLASH，可以清除；设置好之后再约束管理器Electrical Constraint Set-All Constraints-User Defined，刚去的名字右键SigXplorer，Set-Constraints-Wiring，Schedule选Template，Verify Schedule选Yes，应用OK，设置好之后File-Update Constraint Manager更新到约束管理器，约束管理器会自动检查，通过匹配为PASS，如果不出现检查Analyze-Analysis Mode-DRC Modes里面的Stub length打开，最下面选择实时在线检测； 第43讲 设置拓扑约束（方法2）
首先将所要设置的数据总线显示出来Display-Show Rats-Net，打开约束管理器Setup-Electrical Constraint Spreadsheet，选择数据总线，右击Select；显示出来之后回到约束管理器右击数据总线点击SigXplorer，需要按照我们想要的拓补结构编辑一下，编辑完之后，有一些数据线不是同时接到两个上面去的，这样的话就会与我们的拖布结构不匹配，更新回去会有红色的标记，我们可以在此做处理Set-Optional Pins，然后点击有些数据线没有连接的那个元件，将其设置为可选的；然后设置拓补结构Set-Constraints-Wiring，Schedule选Template，Verify Schedule选Yes，应用OK，设置好之后File-Update Constraint Manager更新到约束管理器； 第44讲 线长约束设置
之前设置好拓补结构，约束管理器里面Setup-Electrical Constraint Spreadsheet-Electrical Constraint Set-All Constraints-User Defined找到之前设置的总线拓补结构右键单击SigXplorer，Set-Constraints-Prop Delay，在这里面设置线长或者是引脚到引脚之间的延迟，From和To是选择所要设定哪两个元件之间的走线(DSP到RAM)，从左边将其选入，Rule Type选择是按照延时还是长度进行设置，下面的最小和最大长度是通过仿真得到的，填好之后点击右侧Add，在上面的框里就会显示，应用OK，设置好之后File-Update Constraint Manager更新到约束管理器；回到约束管理器Net-Routing-Min/Max Propagation，可以看到设置好的走线；可能会看到一些不匹配的红色标记，不必太在意，最终是以绕线完成布线之后满足拓补结构； 第45讲 相对延迟设置
相对延迟就是我们所说的等长设置；
约束管理器里面Setup-Electrical Constraint Spreadsheet-Electrical Constraint Set-All Constraints-User Defined，右键单击SigXplorer打开拓补约束图，Set-Constraints-Rel PropDelay，（此处等长有两个，一个是数据线到RAM和FLASH之间的T型分支部分，两个分支要尽量等长，使得反射回来的信号对DSP影响尽量减少，另一个是撇开FLASH，单看DSP到RAM之间的所有数据线要等长；）首先看T型分支，单击New，名字按照它自动生成的就可以，选择T型点到其中一个元件，Scope里面Local指同一个网络之间的T型分支，Global指的是所有数据线从DSP到RAM等长，Delta Type和Delta可以不管，Tol Type选择Length，Tolerance为可以容忍的偏差，通过仿真可以看到相差多少不能容忍，填好之后单击Add，同样再单击New，修改成和上一个同样的名字，其它与上一个一样设置；其次是DSP到RAM之间的所有数据线设置，单击New，取一个与上面不同的名字，Scope里面选择Global，其它一样设置，应用OK，设置好之后File-Update Constraint
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Manager更新到约束管理器，设置完之后可以在约束管理器Net-Routing-Relative Propagation Delay中查看； 第46讲 差分规则设置
约束管理器Setup-Electrical Constraint Spreadsheet-Net-Routing-Wiring，选中所要设置的差分对的两条网络，右键Create-Differential Pair，会自动生成一个名字，点击Create，Close就创建好了差分对；设置差分对约束规则必须先创建好差分对，设置差分对约束规则有三种，优先级不同，先讲优先级高的：约束管理器里面Net-Routing- Differential Pair，找到刚才设置好的差分对直接设置数值即可；第二种方法：设置差分对Logic-Assign Differential Pair，在下拉列表中选中所要设置的两个网络，取一个名字应用OK，设置差分规则Setup-Constraints，下面Electrical Constraint Sets，先创建一个ECSet，然后将其赋给刚刚建好的差分对，选中DiffPair Values，单击New，给这个差分规则一个名字，然后设置下面的值，应用后再转到Assign，将该规则赋给刚才所建的差分对，右边下拉列表选中刚才所建的差分对，应用OK。 第47讲 布线准备
1. 布线准备：设置颜色
各个层的走线的颜色设置Display-Color/Visibility，选择要显示的即可； 2. 布线准备：特殊方式显示电源网络的飞线
Edit-Properties，右侧Find下面选择Net，然后在more里面将电源地网络选中，点击Apply，此时电源地网络就会在PCB上面高亮显示，然后在弹出的Edit Property里面选中Ratsnest_Schedule，在右侧将其值设置为POWER_AND_GROUND，点击应用即可，以一个中间带叉的框显示； 3. 布线准备：网络的高亮设置
Display-Color/Visibility，左上Group选择Display，可以设置属线、暂时和永久高亮显示的颜色；设置完之后Display-Highlight，然后点击想要高亮显示的网络即可显示出来，默认的是虚线显示，可以设置成实线，看的更加清晰Setup-User Preferences，左侧下拉列表选择Display，右边将display_nohilitefont勾选上即可实线显示；删除高亮显示Display-Dehighlight，然后直接点击想要删除高亮显示的网络；
4. 布线准备：DRC标记显示方式
默认的是空心显示，Setup-User Preferences，左侧下拉列表选择Display，右边将display_drcfill勾选上即可实现填充显示；颜色设置Display-Color/Visibility；蝴蝶结的大小显示设置Setup-Drawing Options-Display里面的DRC marker size； 5. 布线准备：布线栅格点设置
Setup-Grids，设置小一点走线的时候比较方便； 6. 布线准备：飞线显示的开关
显示飞线Display-Show Rats；关闭飞线Display-Blank Rats；然后点击原件即可；
7. 布线准备：用不同的颜色同时高亮不同的网络
进行电源层分割的时候比较有用；
Display-Highlight，右侧Find里面选择Nets，其它不选，在Options里面选择想要高亮显示的网络的颜色，点击PCB上面该网络的某一个即可，然后换颜色选择其它网络；
第48讲 BGA零件的自动扇出
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管脚都需要打个过孔拉出去再接线，外面两层可以不用fanout，直接走线即可；
Route-Fanout By Pick，激活该命令后右侧Find里面选择Comps，此时在PCB上面右击可以Setup对其进行设置；然后点击该元件即可对其进行fanout；有时只会将信号线给fanout出来，电源地没有，是因为在某一区域设置了约束规则，在此之外电源地用另外的线宽，此时就会出现该现象，解决方法是打开约束管理器Setup-Electrical Constraint Spreadsheet，暂时的把电源地的约束规则去掉，fanout后再添加上约束规则；对于外圈的信号线可以不用打过孔，手工删除即可，右侧Find里面选择Vias和Clines，此时高亮显示起到作用，可以看出哪些是电源、地，哪些是信号线；
第49讲 手工布线、控制面板中内容解释
单个网络的走线，Route-Connect，右侧Options里面的Act表示当前走线层；Alt表示打个过孔之后换到哪一层；Via表示能用的过孔的列表，可以在Setup-Constraints里面设置；Net表示当前你所拉线的网络，若果拉多根线的时候，会显示当前控制线所在的网络；Line lock表示转角是直线还是弧线，后面是转角角度的选择；下面Miter或者是Radius，是针对上面的Line lock的，若果上面选线性，则下面是Miter，上面选弧形，下面是Radius，是指转角的最小尺度；Line width是走线的宽度设置，若果该处设置与物理约束有冲突的话，拉出线来就会出现DRC错误；Bubble指的是走线的时候若遇到过孔、引脚或者元器件的处理方式；Gridless指布线的时候是否吸附到栅格点上面，不在栅格点上面的时候可以使布线密度更高；Snap to connect point是指自动布线到长管脚的中心；Replace etch指替换走线； 第50讲 走线
1. 走线：拉线--- Route-Connect，出于激活状态下，点击引脚即可拉出；
2. 走线：加过孔，换层---在走线的时候右侧选中过孔类型，直接双击即可，或者右击Add via；
3. 走线：控制线宽---右侧Line width控制；
4. 走线：推挤、抱紧---右侧Bubble里面选择Hug only是抱紧，即画好一条走线之后，画第二条时紧靠着第一条走线；Bubble里面选择Shove preferred，是推挤走线；下面Shove vias是指能否推挤过孔，off是不能推挤，Minimal优选选择抱紧，然后推挤，Full优先选择推挤；
5. 走线：抓焊盘---选中右侧Snap to connect point，走线快到终点时点击管脚； 6. 走线：替换走线---画完一条走线之后，选中右侧Replace etch，再次从该引脚画走线就会替换之前的；
7. 走线：自动完成---走线拉出后右击Finish即可，一般用在我们快要结束该走线的时候；
8. 走线：控制出线方向---拉出走线后右击Toggle即可； 第51讲 群组布线
选择群组，处于Route-Connect状态下，直接框选所要的群组管脚，或者单击右键Temp Group，此时逐个去点击想要的组线；选择好群组线走线时，拉出一些右键单击Route Spacing，可以设置群组走线的线间距；群组线中带白叉的那一根是控制线，换控制线的命令单击右键Change Control Trace，然后单击想要更换的那根线；在走线的时候如果遇到障碍，某一根需要单独走线，单击右键Single Trace Mode之后，将其处理完再取消；
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第52讲 布线时信息显示---高速布线
高速数据线如RAM在布线时会给一个相对延时的属性，即等长设置，通常也会给一个线长的最大值和最小值；需要一个窗口实现显示是否违反约束规则； 1. 布线时显示延迟以及相对延迟信息
Setup-User Preferences，左侧下拉列表选择Etch，右侧将allegro_dynam_timing打开，此时画数据线时会动态的显示一个相对延时窗口，右侧再将allegro_dynam_timing_fixedpos选上，画线时就会固定的在右侧显示相对延时和线长的要求（Delay的要求）；右侧下面Dly显示走线长度，如果在布线时右侧Dly显示绿色，则代表布线满足最大最小线长要求，显示红色则代表超出最大最小范围要求，超出时Dly和数字靠右侧显示（正值），数字表示超出最大长度的值，单位是我们设置的走线长度单位，刚开始走线时会显示黄色，Dly和数字靠左侧显示（负值），数字表示与布线约束规则最小走线长度相差多少，当满足约束规则的时候会显示绿色，如果与最小值相差小，则在左边显示正值，表示与最小值之间的差值，如果与最大值相差小，则在右边显示负值，表示还有多少达到最大值，图形的中间两条竖杠表示约束规则的最小值和最大值；上面的RDly和下面显示的意义是一样的； 2. 动态显示走线长度
Setup-User Preferences，左侧下拉列表选择Etch，右侧将allegro_etch_length_on选中，此时画线时会动态显示走线长度； 第53讲 差分布线方法---边缘耦合差分对，走线在同一层； 1. 伴随走线
之前已经设置好差分对，将其属线显示出来，走线时Route-Connect选中其中一个就会自动的是差分对的两根走线同时布线； 2. 单根走线模式
在走线时右击选中Single Trace Mode，即可单根布线，布完之后将其取消恢复伴随走线；如果单根布完一条线，另一条也想单根布线，则保持Single Trace Mode，右键单击选择Next，然后点击另外一条走线即可，布完之后将其取消恢复伴随走线； 3. 添加过孔
走线时需要添加过孔换层，右侧Via里面可以选择过孔类型，右键单击Via Pattern可以选择过孔位置模式，选完之后Add Via添加过孔，此时悬挂在鼠标上，选好位置单击即可； 4. 自动分离与靠拢
单根走线之后恢复伴随走线会自动靠拢，当布线到终点的时候单击终点焊盘会自动分离，有时候到终点时不会自动分离，我们可以手动选择分离点，单击一下，然后点击终点焊盘，此时会自动分离；布差分线时，整个走线过程中差分线的等距不是最重要的，最重要的是等长；若果软件提供的差分模式走线不方便的话，完全可以按照普通走线单个布线，只要保证两根线的长度相差很小即可；
修线Route-Slide，点击其中一条时，另一条自动跟随，如果选中和过孔相连的一小段走线，右侧选中Vias with segments，则移动时过孔就会跟着走动，如果不选，过孔不移动，只有那一小段走线移动，如果右侧Find里面选择Vias，则移动时只有过孔移动；
第54讲 两种高速布线形式
1. 含T形连接点的网络走线方法
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Cadence SPB15.7 快速入门视频教程目录 Capture CIS 原理图及元件库部分 第1-15讲
第1讲 课程介绍，学习方法，了解CADENCE软件 Cadence下几个程序说明
Design Entry CIS 系统级原理图设计 Design Entry HDL 芯片设计
Layout plus orcad 自带的pcb板布局布线工具，功能不是很强大，不推荐使用 Pcb Editor Pcb librarian Cadence带的PCB布局布线 封装设计 PCB Router pcb自动布线
Pcb SI SigXplorer Pcb电路板信号完整性仿真
OrCAD Capture CIS 对元件管理更方便相对于OrCAD Capture I 放大 O 缩小
页面属性设置 options?Design Template
options?Schematic Page Properties
第2讲 创建工程，创建元件库
原理图元件库，某元件分成几个部分，各部分间浏览 ctrl+N ctrl+B 元件创建完后修改footprint封装，options?Package Properties
第3讲 分裂元件的制作方法
1、homogeneous 和 heterogeneous 区别 homogeneous,芯片包含几个完全相同的部分
选择该模式，画好第一个part后，后面的part会自动生成，因为完全一样。但是引脚编号留空了，要自己再设置引脚编号。
heterogeneous芯片包含几个功能部分，可按照功能部分分成几个部分。 ctrl+N ctrl+B切换分裂元件的各个部分
原理图画完之后，要对各元件自动编号，在项目管理窗口选择项目，点击tools?annotate,在Action下面选择相应的动作。
2、创建homogeneous类型元件 3、创建heterogeneous类型元件
第4讲 正确使用heterogeneous类型的元件 1、 可能出现的错误
Cannot perform annotation of heterogeneous part J?A(Value RCA_Octal_stack ) part has not been uniquely group(using a common User Property with differing Values) or the device designation has not been chosen 2、 出现错误的原因
分裂元件分成几个part,并且用了多片这样的分裂元件。Cadence搞不清楚每个part具体是哪个芯片的，需要手动设定 3、 正确的处理方法
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在原理图元件库中，编辑某个分裂元件的part 属性，在part属性中加入新的属性，如package,value为1 ，把新的元件放置到原理图中，双击它，在弹出的Property Editor中，设置属性package,如果几个part属于同一片芯片，就设成相同的Value，不同的芯片设成不同的value值。
执行tools?annotate?Packaging?physical packaging 下的框里面，把power_gnd 改成刚才修改的package,即告诉cadence，按照package这个属性的值，来区分芯片。 再执行自动编号功能。
第5讲 加入元件库，放置元件 1、如何在原理图中加入元件库 2、如何删除元件库
3、如何在元件库中搜索元件 4、放置元件
使用Design Cache中的元件，可以使整个原理图中的元件外观都一致，比如电容。 5、放置电源和地
第6讲 同一个页面内建立电气互连 1、 放置wire，90度转角，任意转角
使用快捷键w画线，b 总线 p 放置元件 G地或者电源 n 放置net 在连线的终点 双击
按住shift，可以任意角度画线 2、wire的连接方式
3、十字交叉wire加入连接点方法，删除连接点方法 4、放置net alias方法
5、没有任何电气连接管脚处理方法 放置no connect ,叉号,必须放置叉号，否则在后面的检测中会报错。 6、建立电气连接的注意事项
两个元件的管脚，用线进行连接，不推荐直接放在一起，防止之后back annotate时产生错误。
第7讲 总线的使用方法 1、放置总线
2、放置任意转角的总线
3、总线命名规则 EM[0:32] EM和[之间不要加空格 4、把信号连接到总线
5、重复放置与总线连接的信号线 6、总线使用中的注意事项
7、在不同页面之间建立电气连接 off-page connector 连接不同页面间的元件，net只能在页面内部形成互联 第8讲 browse命令的使用技巧 1、浏览所有parts，使用技巧
2、浏览所有nets，使用技巧 在net列表中双击net名称，可以在page中高亮显示所有这一net。
3、浏览所有offpage connector，使用技巧 使用比较方便，可以查看是否确实在不同页面之间
4、浏览所有DRC makers，使用技巧
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第9讲 搜索操作使用技巧 1、搜索特定part 2、搜索特定net 3、搜索特定power 4、搜索特定flat nets
edit -->find -->flat net,会把所有的与这个net号相连的都显示出来 第10讲 元件的替换与更新 1、replace cache用法 2、update cache用法
3、replace cache与update cache区别
一次性替换原理图中所有的某个元件 比如，要更换元件的某个属性如footprint. 在工程管理窗口 原理图下的Design Cache 下的元件列表中，右键选择 Replace Cache 选择replace 元件属性，保留元件属性不起效果
Upgrate cache 用于Design Cache与元件库中的元件实时更新
右键 Design Cache文件夹，选择cleanup cache，可以把原理图中没用到，但在cache中存在的备份删除掉
第11讲 对原理图中对象的基本操作 1、对象的选择 2、对象的移动 3、对象的旋转
4、对象的镜像翻转
5、对象的拷贝、粘贴、删除
选择多个元件：按住ｃｔｒｌ键，单击需要的元件
选中某个元件，并拖动的时候，连接关系还是连接的 如果要切断这些连线，只是移动元件，就按住ａｌｔ键同时拖动元件
元件移动过程中，与连线接不上，解决的方法 －－》ｏｐｔｉｏｎｓ－＞ｐｒｅｆｅｒｅｎｃｅｓ－－＞Miscellaneous－－＞打钩Ａｌｌｏｗ ｃｏｍｐｏｎｅｎｔ ｍｏｖｅ ｗｉｔｈ ｃｏｎｎｅｃｔｉｖｉｔｙ ｃｈａｎｇｅｓ
旋转元件 选中后按 Ｒ，有时候元件离原理图页面边框太近，按字母Ｒ可能旋转不了，原因是空间不够 元件镜像 选中元件－－》ｅｄｉｔ－－＞Ｍｉｒｒｏｒ－－＞水平（快捷键Ｈ）或者垂直（快捷键Ｖ） 第12讲
1、修改元件的VALUE及索引编号方法 2、属性值位置调整
3、放置文本---编辑文本时换行时ctrl+enter！！！ 4、文本的移动、旋转、拷贝、粘贴、删除 5、编辑文字的大小、字体、颜色 6、放置图形
原理图页面文本中换行 ｃｔｒｌ＋ｅｎｔｅｒ 第13讲 如何添加footprint属性
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1、 在原理图中修改单个元件封装信息
双击某个元件，在弹出的Property Editor中，修改元件的footprint信息，属性列表默认是横排显示，使其竖排显示的方法：鼠标放到属性栏最左上角，鼠标变成黑色向下箭头，右键选pivot 手动输入
2、 在元件库中修改封装信息，更新到原理图
元件库中选择某元件 options?packages propertities 通过replace cache把元件库中的修改带到原理图中。
在Design Cache中，右键选择replace cache ,在弹出的对话框中，选择replace schematic propertities 原来在原理图页面中的元件的属性信息就取消了，如元件编号，元件需要重新编号 注意分裂元件的编号问题 3、 批量修改元件封装信息
选中多个元件，右键，edit properties,鼠标选中pcb footprint,右键选择Edit 在工程管理窗口中选择某个页面，右键，edit object properties，在列表中修改
或者选中整个工程文件 *.dsn,右键选择 edit object properties 可以选中几个表格，同时进行修改
删除方法 delete properties,只是删除属性的值，该属性不会被删掉。
注意不同大小的电容，封装可能不一样
两种方法：（1） 直接针对元件修改， 分裂元件建议使用直接修改的方式 （2）在property editor中选择元件修改
4 检查元件封装信息是否遗漏的快速方法
选中某页面或者整个工程，右键选择edit object properties,在弹出的表格中逐个检查有无遗漏。 第14讲 生成网表
1、 生成netlist前的准备工作
检查原理图的逻辑功能是否正确 各器件之间的电气连接是否正确，对整个工程进行通篇检查。
对整个工程的元件进行重新编号 对整个工程进行电气特性检查 2、生成netlist方法 第15讲 原理图后处理 1、 生成元件清单
选中*.dsn,选择tools?Bills of Materials 会统计所有相同的元件的数目，比如用到的相同的去耦电容的个数 2、打印原理图
设定打印边框或者title block,每个页面单独设置，右键，Schematic page properties?grid reference 选择打印或者不打印边框或title block。 总结原理图绘制的流程：
1、 元件库绘制，尤其是分裂元件，根据功能和输入输出绘制。 2、 调用元件库，绘制原理图
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3、 原理图反复检查，纠错
4、 对整个工程的元件进行重新编号 5、 对整个工程进行电气特性检查
6、 以上无误后，生成netlist网络报表（建好封装）
7、 原理图后续处理，包括生成元件报表和打印原理图处理。 经常用到的快捷键： capture CIS 原理图
放大 I [in] 缩小 o [out] 画线 W 总线 Ｂ 放置元件Ｐ 地或电源Ｇ 放置网络Ｎ
放置互连线时的任意角度 按住shift画线 选择多个元件：按住ctrl键，单击需要的元件
选中某个元件，并拖动的时候，连接关系还是连接的 如果要切断这些连线，只是移动元件，就按住ａｌｔ键同时拖动元件
旋转元件 选中后按 Ｒ，有时候元件离原理图页面太近，按字母Ｒ可能旋转不了，原因是空间不够
元件镜像 选中元件 水平（快捷键Ｈ）或者垂直（快捷键Ｖ） 文本换行 ctrl+enter
元件库
分裂元件在几个part之间浏览 ctrl+N ctrl+B
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PCB设计：16——60讲
第16讲 高速电路设计流程，本教程使用的简化流程 高速电路设计流程：
1、原理图逻辑功能设计，生成netlist。
2、PCB板数据库准备：板框、层叠、电源、地。 3、导入netlist。
4、关键器件预布局。
5、布线前仿真，解空间分析，约束设计，SI仿真，PI仿真，设计调整。 6、约束驱动布局，手工布局。
7、约束驱动布线：自动布线、手工拉线，可能需要调整层叠设计。 8、布线后仿真。 9、修改设计。 10、布线后验证。
11、设计输出、PCB板加工。 12、PCB功能调试、性能测试。 简化流程：
1、 建零件库：焊盘、零件封装。
2、 创建电路板：机械结构、尺寸、层叠结构预定义。 3、 导入网表。
4、 设定电器规则：线宽、线距、其它规则。 5、 布局、布线。
6、 布线后调整：零件编号、丝印、DRC。
7、 设计输出：gerber文件、drill文件、图纸。
第17讲 Allegro常用软件模块介绍，各个软件模块之间的关系 工具介绍：
Allegro PCB Editor：
用于创建修改设计文件，是主要的设计工具。有两种模式：layout和symbol creation mode。
当我们进行手工布局布线时，工作在layout mode模式下。symbol creation mode中可以创建及修改Package symbol、mechanical symbol、format symbol、shape symbol、flash symbol。 Padstack Designer:
创建及修改焊盘padstacks。Allegro在创建零件峰装时，焊盘需要单独设计，必须用这个工具先创建焊盘。 DB Doctor:
用于检查设计数据中的错误，在设计的每一个阶段执行，可以部分修复数据错误。在生成光绘文件前必须进行DBDoctor检查。 Allegro Constraint Manger:
Allegro约束管理器，布局布线约束规则的创建、管理、评估、检查等，如各种物理间距、长、线宽等。可以与Allegro PCB Editor和Allegro PCB SI等完美集成，方便进行交互设计。 Allegro PCB Router：
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自动布线工具，对于有复杂设计规则的高密度电路板处理能力很强，可以在Allegro PCB Editor中用自动布线命令调出来。这个布线工具名气很大，对于简单的电路板，布线很美观。相比较而言，布通率很高。 Allegro PCB SI：
电路板信号完整性仿真工具，反射、串扰等噪声分析。布线前后都可以使用，布线前主要进行约束规则的开发。 Allegro PCB PI：
电源完整性仿真工具。不能仿真电源平面分割情况，可以用其它工具替代。 第18讲 Allegro PCB Editor 软件操作界面介绍 显示快捷按钮：view——customization——toolbars。选中一类操作显示快捷键后，不是所有的里面的操作都显示出来，可以在command里面直接拖拽上去。 控制面板：在view——customization——display里面选择停靠位置。一般默认就可以。
Options里面显示的东西随着选中的操作命令而变化；
第19讲 allegro中两个重要的概念：class和subclass是什么。
Allegro中的class和subclass种类繁多，要弄清每一个是做什么用的。 第20讲
1. Allegro零件库封装制作的流程步骤。 2. 规则形状的smd焊盘制作方法。
制作焊盘Pad Designer里面的Parameters-Type-Through表示通孔类/Blind/Buried是盲孔或者埋孔/Single是表贴类焊盘；特殊的焊盘上要打一些孔的话选择右边的Multiple drill-Enabled；Layers里面上面是焊盘所包含的各个层，BEGIN LAYER是顶层，焊盘实体所在的层，SOLDERMASK是阻焊层，PASTEMASK是加焊层；当选中上面的某一层时，下面设置参数，表贴类的只设置正规焊盘即可，后面的散热焊盘和隔离焊盘不用设置；SOLDERMASK和PASTEMASK一般也要设置，而且PASTEMASK一般和正规BEGIN LAYER是一样的，SOLDERMASK一般比正常的大一些，大0.1mm即可；SOLDERMASK和PASTEMASK只设置TOP层； 3. 表贴元件封装制作方法。
打开PCB Editor，新建一个制作焊盘的文件，保存下来，然后设置纸张大小和栅格点；然后加入焊盘的引脚Layout-Pins，右侧Options里面Connect表示有电气特性，制作芯片时选择这个，Mechanical表示没有电气特性的；Padstack是我们需要的焊盘，找到制作好的焊盘添加进来；Cope mode是放置多个管脚时按照什么形式排列，Rectangular是按照直线排列，Polar是按照弧形排列；下面的设置好之后可以输入坐标放下管脚；
创建一个零件库有几项是必须的，第一必须至少有一个引脚，第二每一个元件必须有它的图形边框，即轮廓线，第三必须有它的参考编号，第四至少要有一个place bound，即安装区；其它是可选的；
加入几个比较常见的：
<1>装配时的外框在Package Geometry-Assembly_Top里面用Add-Line加入；<2>丝印层元件的外形Add-Line加入，右侧Package Geometry-Silkscreen_Top； <3>place bound添加在Add-Rectangle，在右侧Package Geometry里面选择Place_Bound_Top；
<4>添加参考编号Layout-Labels-RefDes，在右侧Assembly_Top，随便在中间选一个位置输入ref即可，丝印层也加一个编号右侧Silkscreen_Top，然后在第
只有认真总结过的东西，才是自己的。---Jerry King
一个引脚的边上放置ref即可；
保存后自动生成一个.psm的封装文件，.dra只是一个绘图文件，可以打开进行修改，但不能直接修改.psm文件； 4. 0805贴片电容的封装制作实例。 第21讲
1. BGA272封装制作 TI DSP6713
<1>先按上节所讲建立焊盘，然后设置图纸大小，放置管脚；放置完管脚之后将中间没有的管脚删除掉，在删除状态下选中右侧Find-Pins，然后直接点击想要删除的管脚即可；
<2>然后放置place bound根据IPC标准给出的即可；
<3>Silkscreen_Top丝印层线宽可以在4-8mil之间，设置0.2mm即可，丝印层和芯片大小一样即可，在丝印层第一个管脚处给出一个角标，再加一个点给出顺序标识，点的半径为球形管脚的大小即可；
<4>然后画一个装配层的边框，与丝印层一致即可，右侧要选择Assembly_Top，也加一个角标，线的粗细设置0即可；
<5>最后加索引编号，要在Assembly_Top层随便中间选一个位置输入ref即可，丝印层也加一个编号右侧Silkscreen_Top，在第一个引脚的边上放置ref即可； 2. 如何设置引脚名称，如何修改引脚布局 第22讲 如何创建自定义形状焊盘 1、 先创建图形文件；
创建图形文件打开PCB Editor，选择新建shape，将管脚图形建好，右侧只要是Etch，就可以，Subclass选择Top还是Bottom无所谓，添加图形用Shape里面的命令，如果图形有叠加，则会有DRC错误，要将叠加的图形融合为一个，Shape-Merge Shapes，然后依次点击图形就会融合为一体，File-Create Symbol创建图形；创建好之后还要创建阻焊层图形，比刚刚画的图形大一圈，每个边大0.1mm即可，若有圆弧，半径大0.1mm即可； 2、 再利用图形文件创建焊盘；
Pad Designer里面参数设置同前面一样，Layers里面BEGIN LAYER选择刚刚建好的，PASTEMASK和SOLDERMASK也选择刚建的；如果没有的话要进行一些设置，在PCB Editor里面Setup-User Preferences设置一下工作路径，左侧下拉列表Design_paths，右侧padpath和psmpath添加一下路径即可； 第23讲 SOIC类型封装制作
1、首先放置pins，放置管脚时鼠标是悬挂在制作的焊盘正中间的位置；2、place bound top；矩形3、silkscreen top；用圆点标注一下一号引脚；4、assembly top；矩形框；5、添加索引标号；assembly top一个，放中间即可；silkscreen top一个，一般放在左边第一个管脚的位置；可以旋转放置； 第24讲 PQFP类型封装制作，学习引脚的旋转方法 管脚之间距离小时，SOLDERMASK还是比正常的大0.1mm即可，一圈都大，对焊盘没有影响；
主要是怎么样去旋转管脚！！！
右侧Rotation选择好旋转角度之后右键单击选择Rotation，然后左键确定； 通常QFP封装的丝印层在四个拐角画四个小折即可，也可以在里面直接画一个矩形；
第25讲 包含通孔类引脚的零件制作，零件制作向导的使用
只有认真总结过的东西，才是自己的。---Jerry King
通孔类的焊盘通常比它的管脚大10-12个mil就可以；1mil=0.0254mm； 做通孔类焊盘之前，我们经常需要先做FLASH焊盘，即通常所说的花焊盘，因为通孔类元件经常会和内电层连接（电源层、地层），内层如果是出的负片的形式，就需要这种FLASH连接，如果内电层是正片的形式，就不需要FLASH；
制作FLASH在PCB Editor里面新建选择Flash symbol；对于圆形的FLASH，可以直接添加Add-Flash，上面是内径和外径，对于小的撰孔，内径可以比撰孔大6-8mil就可以，大的撰孔的话可以适当的放大一些，内径与撰孔之间的距离全是用实心的铜皮相连，整圈都与内径连接可以增加内电层的连接强度；显示在画面上的FLASH，如果在内层用到，则有图形显示的是要抠掉的，那些位置是没有东西的，有东西的是黑色的剩余部分；内层是阴片的时候用这种FALSH；
关键在于制作焊盘，封装和其它一样；
制作封装时可以利用Cadence自带的制作向导； 第26讲 包含非电气引脚的零件制作方法
非电气引脚在放置的时候在右侧选择Mechanical；其它与正常引脚一样； 第27讲 如何创建创建电路板
电路板的初步设计；如何放置边框，设置可布线的区域；
进入创建新的工程的时候Add-Line，右侧class为board geomebry，subclass为outline；
Manufacture-Dimension/Draft-Chamfer/Fillet抹平边框，前是导45度角，后面是圆弧角；分别点击该拐角的两边的边框即可抹平；
允许布线和摆放元件命令在Setup-Areas-Route Keepin/Package Keepin； 可以利用Edit-Z-Copy命令来创建Package Keepin区域，将Route Keepin区域复制到Package Keepin区域；
放置安装孔在Place-Manually；
第28讲 设置层迭结构，创建电源层地层平面
设置分层Setup-Cross section，添加板子层数；
电源地铺铜Edit-Z-Copy，右侧Find选择Shapes，Options选择好！ 第29讲 导入网表，栅格点设置，DRAWING OPTION设置
导入网表File-Import-Logic；
手动放置元件采用的是非电气特性的栅格点！ 第30讲 手工摆放零件
Place-Manually里面，右侧Mirror控制镜像，放在顶层还是底层；Angle控制旋转角度；顶层与底层的互换控制Edit-Mirror，然后点击一下想要切换的原件即可；
第31讲 使用原理图进行交互式摆放——通常按照功能单元进行摆放！
先打开原理图工程，进行设置，选中dsn工程，Options-Preferences-Miscellancous，选中右下的Intertool Communication；然后打开要放置的原件所在原理图界面，在PCB Editor里面激活放置状态，即处在place manual状态；在原理图中左键选中要摆放的原件，右键单击出现PCB Editor Select选项，点击后将鼠标拉到PCB Editor上面，或者选中元件后按Shift+S键，自动挂在PCB Editor上面；
第32讲 按原理图页面进行摆放
在原理图工程中选中要摆放的页面，然后Edit-Browse-parts，会显示该页面中的所有元件，选中所有元件，点击Edit，编辑属性，点击New，自己取一个名
只有认真总结过的东西，才是自己的。---Jerry King
字和值，保存一下；选择工程文件，然后重新创建网表，Tools-Create Netlist-PCB Editor-Setup-Edit，会弹出一个记事本，[ComponentInstanceProps]列表里面添加PAGE=YES，保存文件，回到重新创建网表的PCB Editor界面，选上Create or Update PCB Editor Board，添加好自己输入输出Board的位置，一定要选上Allow User Defind Properties，点击确定；打开PCB Editor，重新导入网表File-Import-Logic，选中Create user-defined properties，点击右上Import Cadence；接下来用Place-Quickplace进行元件摆放，选中Place by property/value，右侧下拉框选择刚才设置的属性，点击Place-OK；
第33讲 使用Allegro PCB Editor按room进行摆放
首先将想要按照room布局的原件增加一个room属性，赋给它一个值，也就是这个room的名字；然后在PCB工程中创建一个room，然后给这个room赋同样的名字，将两者之间的room属性对应起来；在放置的时候选择按照room放置就可以啦；给元件赋room属性有两种方法，可以在原理图中，也可以在PCB Editor里面；在PCB Editor里面，Edit-Propertis，右下Find By Name里面选择Comp(or Pin)，点击More；选择将要赋予room属性的元件，点击Apply，左侧下拉列表选择Room，右侧编辑属性；编辑完属性还要确定在PCB板上面的摆放位置Setup-Outlines-Room Outline；Place-Quickplace进行元件摆放，选中Place by room；
第34讲 使用OrCAD Capture CIS按room进行摆放
在原理图中选中所要赋予room值的元件，单击右键Edit Propertis，下拉列表选择Cadence-Allegro，找到ROOM，修改值；切换到下拉列表中的Current properties中ROOM值已经带入，点击Aplly；重新生成网表Tools-Create Netlist-PCB Editor；回到PCB Editor重新导入网表File-Import-Logic-Import Cadence；设置摆放位置Setup-Outlines-Room Outline，Place-Quickplace进行元件摆放，选中Place by room；
第35讲 快速布局，摆放过程中如何自动定位找到零件
Place-Quickplace- Place all components；关闭属线Display-Blank Rats-All；将元件一个个的摆放到Package Keepin里面，选择Edit-Move，右侧Find By Name，选中Symbol(or Pin)，在下面直接输入元件编号即可； 第36讲 PCB布局基本知识简单介绍
数字部分和模拟部分尽量分开在不同的两侧；DSP的PLL电源滤波器，PLL对噪声比较敏感，加一个EMI滤波器，对于噪声敏感的电路部分，从滤波电路出来之后走线尽量要短，所以这些元件尽量靠近DSP，直接接到管脚上是最好的，这些元件尽量放在同一层，连接到管脚的时候不要通过过孔，直接通过走线连接过去；滤波后从小电容接到DSP上面；时钟电路里面尽可能的减小噪声，电源滤波先接大电容，依次接小电容、更小电容，然后从最小的电容接到芯片上面；运放电路该进行去耦的引脚尽量将去耦电容靠近该引脚；时钟电路和高速的并行总线数据线(RAM)都是干扰比较大的，摆放的时候尽量远离模拟电路；开关电源噪声比较大，不要靠近模拟电路，线性电源可以放的近一些；FLASH速度比较慢，干扰比较小，可以靠近模拟电路；DSP的滤波电容最好不要随便摆放，尽量在DSP周围均匀摆放，越小的电容越靠近DSP，DSP内部没有管脚的地方也可以放置去耦电容，尽量放小电容，DSP周围内层摆放小电容，外层放大电容，端接电阻也要尽可能的靠近DSP，上拉下拉电阻可以稍稍随意一些摆放； 第37讲 约束规则设置对话框简介，各部分关系
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了，
没有器件模型的要自己加：点击Find model—删掉Model Name Pattern，点击空白处，可用的model就在列表下显示出来 打开约束管理器，Setup—Electrical Constraint Spreadsheet…--Routing—Wiring,就会以Xnet方式显示
2、Constraint manager objects显示设置 打开约束管理器，
显示可以用Filter控制一下，在Object上右键 –Filter… 3. 创建总线 如地址总线
在约束管理器窗口，首先选中总线，右键—Creat—Bus…--为总线命名 第42讲 设置拓扑约束（方法1）
对高速布线，要保证信号的完整性，需要某种拓扑结构 1、首先先显示地址总线中的一条网络Display—show rats—net ,打开约束管理器，选择某一网络【右键select】 2、编辑拓扑结构 Logic—Net Schedule ,点击第一个引脚，移动鼠标，右键Insert T,点击左键，放下连接点T,点击第二个引脚，回到T型连接点，点击下，再点击第三个引脚
T型连接点连接快速和慢速器件，如果T型连接点到两者间的距离近似相等时，信号完整性最好
3、点击该网络，右键Creat—Electrical Cset
4、选中其他地址线，右键 Electrical Cset Reference 5、点击约束管理器左侧 All constraints—User-Defined, 右侧Object下的新命名右键，打开Sig explor,就会显示软件提取的拓扑结构，Set—constraints—Wiring—Schedule选Template,Verify Schedule选yes,ok---File—update constraint Manager
6、打开约束管理器，显示Pass,如果没显示，Analyze—Analyze Modes…打开stub length/Net 勾选On-line DRC
第43讲 设置拓扑约束（方法2）
目的，数据总线出来后，接到慢速的Flash和高速的RAM上，要保证Flash和RAM上的信号反射叠加以后，干扰最小 1、 首先显示要设置拓扑结构的网络，同上
2、 约束管理器中，右键选中的多条总线，sig xplorer
3、 Sigxplorer中，首先删除掉T型点处的连线，如有必要，复制一段走线到,使Flash和RAM到T型点之间都已一段连接线 4、 对于不匹配的网络，如数据线的0-15接法同上，16-31只接Flash,可以把16-31排除。方法：set –optional pins ,点击RAM（因为16-31没有接RAM）,此时RAM变其他颜色
5、 Set—constraints…--wiring ---Verify Scheduel 选yes,ok---File—update constraint Manager
6、所有总线0-31都会显示pass,在PCB板上，就会出现效果 第44讲 线长约束设置 高速信号线
约束管理器—Routing—Wiring—右键某一网络---sigxplorer,打开提取的拓扑结构 –set—constraints—Prop Delay设置线长—设置哪两个引脚间的线长Rule Editing
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下From to,
Rule Type设置为Length ，Min Length和Max Length设置的线长是通过仿真得到的—点击ADD,约束添加成功—File—Update constraints manager
Constraint manager—Routing---Min/Max Propagation中，可以看到变化在prop Delay中，违反规则的网络会用红色显示
Analyze—Analysis Mode –Propagation Delay打开，就可以进行线长检查 第45讲 相对传播延迟设置，即等长设置 蛇形走线，保证走线等长 T型连接点两个分支等长，【布线完后通过仿真查看等长效果】设置方法如下： 约束管理器—数据总线上右键选sigxplorer—set constraints—Rel prop Delay
1、 点击New ---From to【T型连接点到一端】---Scope设为local(T型连接点的两条线属于同一Xnet,所有设为Local,若同一总线内的，设为Global)---Delta Type none---Tol Type【tolerance容差】设为Length，Tolerance设成500mil—点击ADD
2、 再新建一个，使用与3同样的名字，Scope local，From to修改成T型连接点到另一端
3、 File—update Constraint manager 数据总线等长
约束管理器—数据总线上右键选sigxplorer—set constraints—Rel prop Delay
1、 点击New ---From to---Scope设为Global(T型连接点的两条线属于同一Xnet,
所有设为Local,若同一总线内的，设为Global)---Delta Type none---Tol Type【tolerance容差】设为Length，Tolerance设成500mil—点击ADD 2、 File—update Constraint manager
查看：在约束管理器中 Routing—Relative Propagation Delay—
Analyze—Analysis Modes—选中Relative Propagation 勾选On-line DRC
第46讲 差分对规则设置 第一种方法：
1、创建差分对：在约束管理器窗口，routing—wiring ---右侧表格中，选择构成差分对的两条网络，右键—creat—Differential Pair –点击Creat 2、设置差分约束规则：
约束管理窗口routing—Differential Pair,找到刚才命名的差分对，直接在右侧表格中设置数值，
Phase Tolerance:两条线最大允许的长度差值
经过以上设置，当在布一条差分对的走线时，另一条会自动按照规则走线 第二种方法：[不全]
1、Logic –assign Different Pair
2、Setup ---constraints---Electrical constraint sets—DiffPair Values— 使用第一种方法即可。 第47讲 布线准备
1. 布线准备：设置颜色
2. 布线准备：特殊方式显示电源网络的飞线
Edit—Properties—Find by name ---more—选中电源和地网络---Apply—设置
只有认真总结过的东西，才是自己的。---Jerry King
Ratsnest_Schedule值为power and ground. 3. 布线准备：网络的高亮设置
Display—Color visibility—Display –设置飞线颜色 临时高亮，永久高亮，背景颜色等
Display—Highlight—点击某一网络 【网络高亮显示时默认是虚线，可以设成实线，方法：setup—Preference—Display—display-nohilitefont】 4. 布线准备：DRC标记显示方式
填充：Setup –user preference—display—display_drcfill 颜色：Display visibility
标记大小 display—drawing options—display标签—DRC Marker size 5. 布线准备：布线栅格点设置 布线时栅格点尽量小一些
6. 布线准备 ：飞线显示的开关 Display—show Rats Blank Rats
7. 布线准备：用不同的颜色同时高亮不同的网络
分割地平面的时候非常有用，将1.2V 1.8V 3.3V以不同颜色高亮显示
Display—Highlight—右侧find标签只选中Net，其他关闭--option标签，选择一种颜色—点击某一引脚 第48讲 BGA零件的自动扇出
Route—Fanout by pick—右侧find标签只选择Comps,其他关闭—点击BGA元件 以上操作时扇出了信号线，没有引电源和地，如果要把电源和地一起扇出，则要：在约束管理器中将电源地的约束属性暂时关闭。
当Fanout by pick命令处于激活状态时，可以右键setup,对扇出进行设置 如：
扇出方向
过孔在元件面积内或外【一般选择anywhere,否则有时在内部打不完，剩下的就不给打了】
最大引出线长度
扇出的引脚类型：电源网络、信号网络、未使用的引脚 最外圈和次外圈的信号引脚可以不用过孔，删掉
第49讲 手工布线、控制面板中内容解释 Route—connect
Bubble,走线遇到障碍物时的处理方式：Hug only,围绕障碍物，抱紧
Hug preferred 遇到障碍物时，首先选用抱紧方式，抱紧不可时，则使用推挤方式 Shove preferred遇到障碍物时，首先选用推挤方式，抱紧不可时，则使用抱紧方式
抱紧：第一条走线不变，第二条线紧贴第一条，
推挤：第二条线紧贴第一条，第一条走线也向里更改下位置。
可以同时拉多根线，框中几个引脚，开始拉线就会同时拉多根线 Miter 最小转角
只有认真总结过的东西，才是自己的。---Jerry King
第50讲 走线 1. 走线：拉线
注意右侧的控制面板
拉线中换层：option标签 Act
2.走线：加过孔，换层 走线快捷键F6
加过孔，add connect命令激活状态下，双击即可添加，注意控制面板中使用的过孔类型
另一种方式是右键—Add Via 加过孔后走线层自动更换 换层： 右键 swap layers
走线转角：右侧Options标签下Line lock 关掉off，选择Line,可以任意走直线 3. 走线：控制线宽，修改右侧标签的线宽，只影响之后的走线线宽，之前的不改变。
4. 走线：推挤、抱紧
推挤可以选择是否推挤过孔，如下：
Bubble选择Shovepreferred时，Shove vias：off,不推挤过孔 Minimal:优先抱紧，抱紧不成功，则推挤 Full:优先选择推挤 5．走线：抓焊盘
Options 标签下，Snap to connect point,走线到终点时单击下焊盘，自动连接到焊盘中心位置。
6. 走线：替换走线
走线时选中Option下的Replace etch,在两个引脚间的原来的走线会被替换。 8. 走线：自动完成
走线到一半时，右键—Finishing，走线会自动连接到终点，一般同时选择抓焊盘
9. 走线：控制出线方向 走线时，右键--toggle 第51讲 群组布线
方法1、对几个网络框选
方法2、处于拉线命令状态时，右键—Temp Group—点击要布线的几个引脚—右键done
线宽设置：走线状态，右键-Route Spacing---
控制线带白叉，如要更换控制线，右键—change Control Trace-点击要设的走线 如果群组中某条线要单独布一段距离，如遇到过孔，则先选它为控制线，再右键 single trace Mode—单独走控制线—右键，取消Single trace mode,其他几条线就会跟进，但不加过孔。
第52讲 布线时信息显示
1. 布线时显示延迟以及相对延迟信息 Setup –User Preferences—Editor—Etch—allegro_dynam_timing打开 allegro_dynam_timing_fixdpos打开，相对传播延迟会显示，而且窗口固定在右侧控制面板下面显示，否则跟随鼠标浮动。
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延迟信息显示窗口：如果Dly窗口显示绿色，说明线长满足之前设置的走线长度要求
黄色说明只是粗略计算，意义不大，布完线显示的信息才有意义 Delay 意义说明，如
Dly+931.889，红色，右侧，说明当前走线超出约束规则最大值931.889 超出时数字显示靠边框右侧
Dly -176.01 黄色，左侧，说明当前走线不到约束规则最小值，还差176.01，不足时数字显示靠边框左侧
Dly -443.318 绿色，说明当前走线位于约束规则中，但是距离最大值更近一些，与最大值差443.318mil
2. 动态显示走线长度
实时显示走线长度，allegro_etch_length_on 勾选 第53讲 差分布线方法 1. 伴随走线
设置好差分对，走线的时候，点击差分对一个网络，另一个网络会跟随着自动走线
2. 单根走线模式
同上一讲Single trace mode,走完某一单根时，右键点击Next,可以再单独走另一根，两根都走完单独部分，取消single trace mode ,两根会同时走 差分对等长很重要，
3. 添加过孔【注意右侧option选项】
布线命令激活时，右键先选择Via Pattern,再右键ADD via 4. 自动分离与靠拢
Route—Slide—点击差分对的一条，可以进行修线，修线时另一条伴随进行修改。Option选项有个Vias with segments，勾选的话过孔会跟随修改 第54讲 两种高速布线形式
1. 含T形连接点的网络走线方法 T型连接点作为虚拟引脚来处理
T型连接点标记大小修改 Setup—Drawing Opion—Display---Rat T(Virtual Pin)size
需要注意的地方：
Find下只勾选Cline segs,再在Options标签下，Ts with segments,勾选，则执行Route—Slide会同时移动T型连接点
Find下只勾选Rat Ts,slide时只选中T型连接点，所有与T型连接点连接的线都会移动
2. 蛇形走线方法 调整时序所必须的，但对信号质量会有一定的影响
Route—Delay Tune—Option标签中选择相关设定—点击要走蛇形线的走线，并拖动出一方框，则会在方框中自动出现蛇形走线，注意观察右侧Dly窗口，确定蛇形走线是否已满足要求。
Option标签下的Centered选项，选中再画蛇形线，意思是以当前线为中心，左右对称
Gap选项：两线之间空白的宽度
Allow DRCs,不勾选的话，如果画蛇形线会违反规则，则不会画出，勾选，则
只有认真总结过的东西，才是自己的。---Jerry King
虽然违反规则，也画出，只是给出DRC错误标志。
Style下，迷宫走线Trombone最好，其次sawtooth,长城线对信号影响最大。如果板子空间允许，尽量转选择Trombone,这种方式拉直线，少转角。 测量工具：Display--Measure 3. 修线
Edit—Delete—勾选Find标签下Clines【整个走线，任意形状】 Vias Cline Segs【Cline的一段，只是两拐角间的直线段】
Route—Slide 移动走线
Route—Customer smooth 平滑走线 Route—miter by pick 只修正转角
Route—Spread between Voids 有些情况下，高速走线穿越两个过孔之前的区域，过孔因为要经过电源层或底层，会在过孔周围去掉一部分铜皮，如果走线线面的铜皮被去掉了，就会影响走线上的信号质量，这时使用这条命令，是走线避开铜皮挖空的区域，使用方法：Route—Spread between Voids—修改Void clearance,即走线避开铜皮的距离，点击两侧的两个过孔，走线自动避让。
Route—Gloss,于博士语录：不好用 第55讲 铺铜操作
内电层正片负片？建议新手用正片，不用考虑Flash焊盘问题，通孔类要做flash?具体再查
一般只有在电源和地网络才覆铜 1. 内电层铺铜
选择class 和sub class 如top层覆铜，选择Etch top Assign net name ,覆铜给哪个网络 2. 外层铺铜
3. 编辑shape的边界
Shape—Edit Boundary—点击覆铜区域,在覆铜区域上画点边框 4. 指定网络
Shape—Select shape or Void—点击铜皮—右键Assign Net，在右侧控制面板选择网络名字。
Display—Element---Find选Nets，点击铜皮，可查看铜皮属于哪个网络 5. 手工挖空
Shape—Manual Void
6. 删除孤岛 孤岛就是一块孤立的铜皮，不接任何网络
Shape—Delete island---右侧option设置处理哪一层—点击Delete all on layer 7. 铺静态铜皮
注意覆静态铜皮，只是将几个引脚连起来了，还需要在铜皮上多打几个过孔，引到内层的电源与地层 8. 铜皮的合并
Shape—Merge Shapes—依次点击各个铜皮shape
不同网络的铜皮不能合并，静态铜皮和动态铜皮也不能合并 第56讲 电源层分割
多种电压并存的时候如3.3V 1.8V 1.2V,需要将电源层分割
只有认真总结过的东西，才是自己的。---Jerry King
将电源网络的连接点高亮显示，便于分割
Display—Highlight—option标签指定颜色—Find ---Find by net More—指定一个电压如3.3V---Apply,再在option中指定其他颜色，Find其他网络，apply…
分割的思路就是在AntiEtch层画线，将所有的过孔等连接点都用先框起来，相邻分割区域，如果电压差越大，两者之间的空隙【也就是分割线的线宽】就要留得大一些，空隙尽量留
宽，分割线拉出到routekeepin
Add--- Line---Option标签指定Anti Etch层 和Power【如果分割地，就选择Gnd】 Edit—Split plane—creat—选择要分割的层，如power,--点击Creat,--依次为刚才分割的区域设置网络名字，不要弄混
在Display—Color Visibility查看下是否已经分开 Display—Dehighlight,全部取消高亮显示
Shape –Delete island—右侧标签—Delete all island
不同电源网络的铜皮即使在不同层，也不要相互覆盖，如果要这么做，就要在两个铜皮之间加一个地层或其他层，减少两个电源层之间的耦合。 第57讲 后处理：重新编号，back annotate，查看报告，数据库检查等杂散操作。 将电路板上的元件重新编号，方便焊接，然后回注到原理图中
重新编号 Logic—Auto Rename Refdes—Rename—Rename all component—点击More可以设置一些参数 【顶层 地层的标示 Preserve current prefixes保留当前前缀 Refdef位数R1还是R001】--点击Rename按钮
回注：打开原理图工程文件 Tools—Back Annotate---Pcb Editor标签—Back Annotation下勾选Update Schematic---确定
查看报告
Setup—Drawing Optins中，会显示一些信息，如Unrouted nets等 Tools—Quick Reports—Unconnect pins reports Tools—Quick Reports ---Shape Dynamic State 有些动态铜皮可能会随时有变化，最终出版前，要好好检查，如动态铜皮的状态，可以用以上命令查看，如果没有更新，则要更新，更新方法setup –drawing options—如果有需要处理的铜皮，update to smooth按钮会高亮显示，点击之即可。而且Status标签下颜色一定都是绿色 Tools—Quick Reports—Shape no net Tools—Quick Reports—shape island
Tools—Quick Reports---Design Rules Check Report
数据库检查Tools--- Update DRC---Update all DRC Check shape outlines都勾选---点check，保证数据库完整最新，保证板子没有问题。 第58讲 丝印处理
可以先把电气连接的显示关掉 Pin和Via要留着
Display—Color visibility中，Group 选择Manufacturing 打开Autosilk_Top和Autosilk_Bottom显示
Manufacture—SilkScreen ，设置Package geometry零件外形和Reference Designator参考编号都设成silk,其他none---点击Silkscreen按钮 把Assembly_Top和Bottom的字取消显示，防止于silk层混乱
只有认真总结过的东西，才是自己的。---Jerry King
设置字体大小，Edit—Change—Find 标签只选Text,其他关掉 ---Options中，Text block就是字体大小---框选所有文字—右键done Move调整文字位置，右键Rotate旋转
测试点，为了调试方便，把地和每种电压都做出来，给其增加文字说明 ADD—Text—Manufacturing Autosilk_Top层，其他的像增加JTAG文字。 加工时，丝印信息定位不一定准确，因此不要以丝印信息作为参考 第59讲 NC DRILL 相关操作 生成前，设置钻孔文件使用的参数 Manufacture—NC—NC Parameter 此处设置的参数会保存到一个文件中，此文件会最后交付给PCB生产厂商，默认路径是pcb文件所在路径。
产生钻孔文件的命令 Manufacture—NC—NC Drill 指定钻孔文件名及路径—Drilling 【如果全是通孔，选择Layer pair,若有盲孔，选择By layer】--点击Drill按钮，产生钻孔数据文件
若板子上有方形孔slot，钻孔文件对其不标注，采用下面的处理方式： Manufacture---NC---NC Route---点击Route按钮。产生的文件也要交给PCB生产厂家
生成钻孔表，钻孔图给生产厂家
Display –Color Visibility—关闭所有层，只打开Geometry下的outline，即电路板边框---Manufacture—NC—Drill Legend---Legends【如果全是通孔，选择Layer pair,若有盲孔，选择By layer】---方框跟随鼠标，放到outline旁边，即为钻孔表，同时PCB outline内会显示出钻孔图
第60讲 制作光绘文件的方法步骤 Manufacture—Artwork
Undefined line width 重要，设成默认的6mil 8mil就好
Plot mode,说明某层的底片是正片还是负片 电源层和底层选择负片，其他层是正片
Vector based pad behavior勾选 Rs274x 大部分厂商支持的格式
可选流程，新手可不进行这一步Setup—Areas—Photo outline 在控制面板选择Manufacture Photoplot_outline，画个框框住PCB板
添加film，以下方式 Display ---Color visibility，取消所有的，只打开Geometry Group下的Silkscreen_Top【Board Geometry 和Package Geometry下各有一个】--Manufacturing Group下选中AutoSilk_top---Manufacture—Artwork—右键top,Add,--命名SilkScreen_top 同样方式制作底层丝印信息。。。
同样方式制作顶层底层阻焊层 显示stackup Group pin 和via下 soldmask_top Geometry Group Board geometry和Package geometry下soldmask_top
同样方式制作顶层底层助焊层 stackup Group pin 和via下 pastemask_top Geometry Group Board geometry和Package geometry下pastemask_top 同样方式制作outline边框 只显示outline
同样方式制作钻孔表钻孔图 Manufacturing NClegend1-4 Geometry outline
Film做好，要修改时，右键，display,会在pcb窗口显示film的内容，如要添加outline，就先显示outline,在右键该film,选择match Display.
只有认真总结过的东西，才是自己的。---Jerry King
Manufacture—Artwork –select all –勾选check database before Artwork---点击Creat Artwork
需要提供给PCB生产厂商的有 .art .drl .rou art_para.txt nc_para.txt 谢谢于博士！于博士信号完整性研究网 www.sig007.com
Cadence SPB15.7 快速入门视频教程目录
原理图设计：1——16讲
第1讲 课程介绍，学习方法，了解CADENCE软件 第2讲 创建工程，创建元件库 第3讲 分裂元件的制作方法
1、homogeneous 和 heterogeneous 区别 2、创建homogeneous类型元件 3、创建heterogeneous类型元件
第4讲 正确使用heterogeneous类型的元件 1、可能出现的错误 2、出现错误的原因 3、正确的处理方法
第5讲 加入元件库，放置元件 1、如何在原理图中加入元件库 2、如何删除元件库
3、如何在元件库中搜索元件 4、放置元件
5、放置电源和地
第6讲 同一个页面内建立电气互连 1、放置wire，90度转角，任意转角 2、wire的连接方式
3、十字交叉wire加入连接点方法，删除连接点方法 4、放置net alias方法
5、没有任何电气连接管脚处理方法 6、建立电气连接的注意事项 第7讲 总线的使用方法 1、放置总线
2、放置任意转角的总线 3、总线命名规则
4、把信号连接到总线
5、重复放置与总线连接的信号线 6、总线使用中的注意事项
7、在不同页面之间建立电气连接 第8讲 browse命令的使用技巧 1、浏览所有parts，使用技巧 2、浏览所有nets，使用技巧
3、浏览所有offpage connector，使用技巧
只有认真总结过的东西，才是自己的。---Jerry King
4、浏览所有DRC makers，使用技巧 第9讲 搜索操作使用技巧 1、搜索特定part 2、搜索特定net 3、搜索特定power 4、搜索特定flat nets
第10讲 元件的替换与更新 1、replace cache用法 2、update cache用法
3、replace cache与pdate cache区别 第11讲 对原理图中对象的基本操作 1、对象的选择 2、对象的移动 3、对象的旋转
4、对象的镜像翻转
5、对象的拷贝、粘贴、删除 第12讲
1、修改元件的VALUE及索引编号方法 2、属性值位置调整 3、放置文本
4、文本的移动、旋转、拷贝、粘贴、删除 5、编辑文字的大小、字体、颜色 6、放置图形
第13讲 如何添加footprint属性
1、在原理图中修改单个元件封装信息
2、在元件库中修改封装信息，更新到原理图 3、批量修改元件封装信息 两种方法：（1） 直接针对元件修改，（2）在property editor中选择元件修改 4 检查元件封装信息是否遗漏的快速方法 第14讲 生成网表
1、生成netlist前的准备工作
首先检查原理图的逻辑功能是否正确，各个部分的电气连接是否正确，重新对工程进行索引编号；然后对整个工程进行DRC检查； 2、生成netlist方法 第15讲 后处理 1、生成元件清单
生成元件清单有两种方式：一种是选中*.dsn，Reports-CIS Bill of Materials里面，一般用第一种标准的，右侧选中的一般是元件索引值Part Reference、元件值Value、封装信息PCB Footprint和Item Number；下面还可以打印到Excel表格里面；另一种是选中*.dsn，选择tools?Bills of Materials 会统计所有相同的元件的数目； 2、打印原理图
File-Print打印或者进行一些设置；
设定打印边框或者title block,每个页面单独设置，右键，Schematic page properties?grid reference 选择打印或者不打印边框或title block。
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Setup-Drawing Options-Display设置T型连接点的大小；T型连接点可以看做一个虚拟引脚，点击直接连线即可；在修线Route-Slide时，右侧Find里面选择Cline Segs，Options里面选择Ts with segments，此时移动和T型连接点相连的走线，T型连接点会跟随移动； 2. 蛇形走线方法
Route-Delay Tune，右侧Options里面选择哪一层，蛇形走线的类型，Gap指蛇形走线时转弯线之间的间距，即蛇形走线两条线之间的间距，点击想要蛇形走线的那条线，拉出一个框，就会自动布成蛇形走线；右侧Options里面选中Centered，蛇形走线时就会在左右两侧形成对称的走线；三种蛇形走线信号质量最好的是迷宫型的，即第二种，其次是波浪形的，再次是长成型的，空间允许的话最好用迷宫型；对信号质量要求比较高（上G的信号）的拐角用圆弧形；右侧Allow DRCs选上之后在出现DRC错误时也会布出蛇形走线，不过会有DRC错误报告，如果不选，则在出现DRC错误的情况下不会出现蛇形走线； 3. 修线
删除和移动经常用，平滑适当用；Route-Miter By Pick进行转角的修正；Spread Between Voids是用在两个过孔之间有信号线，由于过孔挖掉铜皮会对信号产生影响，当使用这个命令时选择走线距离过孔的距离，然后点击两侧的过孔，此时就会根据该距离自动布线满足这个要求；Route-Gloss是批处理，最好不用； 第55讲 铺铜操作 1. 内电层铺铜
内电层用正片还是负片的问题，初学内电层使用正片，不用考虑通孔类的引脚或者过孔内电层FLASH焊盘的问题，使用正片软件确保每一个通孔该连电源的连上，该接地的接上，能保证做出的板子是能用的，如果用负片则某些通孔的FLASH没做的话，画出的板子是废的！ 2. 外层铺铜
Shape-Polygon多边形/Rectangular矩形/Circular圆形，右侧Options里面选择Class和Subclass，Type是铺铜类型，Assign net name是需要铺铜的网络，选择想要铺铜的位置，直接点击拉出一个框即可； 3. 编辑shape的边界
Shape-Edit Boundary，点击需要编辑的shape，然后在想要编辑的编辑单击拉出一条线，转角的时候点击一下，最终要在shape的边界为终点点击一下，此时边界就会改变，手工挖空不改变边界，只是将内部铜皮去掉，右侧Type是编辑边界的时候拉出线条走线的角度；铜皮的删除Edit-Delete，右侧Find里面选择Shapes，然后单击想要删除的铜皮即可； 4. 指定网络
铺铜时忘记指定网络，在画好之后不必删除重新画，Shape-Select Shape or Void，点击铜皮，右键选择Assign Net，然后在右侧Options里面的Assign net name选择网络； 5. 手工void
Shape-Manual Void- Polygon多边形/Rectangular矩形/Circular圆形，然后点击想要挖空的位置，拉出来即可； 6. 删除孤岛
动态铺铜会自动进行挖空，会形成很多孤岛，手动删除Shape-Delete Islands，右侧Options会显示处理孤岛的板层，共有多少孤岛，每一层有多少，点击Delete
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all on layer就会删除该层的所有孤岛； 7. 铺静态铜皮
Shape-Polygon多边形/Rectangular矩形/Circular圆形，右侧Options里面选择Class和Subclass，Type选择Static solid，Assign net name是需要铺铜的网络；铺完之后将若是电源网络，需要打几个过孔引到内电层； 8. 铜皮的合并
不同网络的铜皮是不能合并的，动态铜皮和静态铜皮也是不能合并的；只能合并属于同一个网络的铜皮；如果以多个矩形或者其它形状画的同一个网络的铜皮，在画好之后，不能让shape重叠，所以要将其合并，Shape-Merge Shapes，然后逐个点击要合并的图形即可； 第56讲 电源层分割---内电层的分割
分割前将各个电源网络的连接点高亮显示，便于我们分割，Display-Highlight，右侧Options里面选择要高亮显示的颜色，然后在Find里面Find By Name选择Net，单击More找到要高亮显示的网络名称，依次将所有的电源网络高亮显示出来；显示出来之后根据高亮显示的区域进行分割Add-Line，右侧Options里面选择Class为Anti Etch，Subclass为Power，下面还有线形、线宽、角度的选择，线宽的选择要考虑相邻的两个电压区域的电压差具体是多少，电压差小的线宽小一些即可，若果压差比较大，则要留够足够的空间，如果布线空间较大，则要尽量分的宽一些，划分的时候一定要至少画出Route Keepin的区域，画出板框没有问题；划分好之后进行铜皮的分割，Edit-Split Plane-Create，弹出的对话框中选择要分割的层，电源层使用动态的，点击Create，此时弹出对话框对分割的每一个区域设置一个网络，设置完之后点击OK就会将其分割好，动态的分割可能会出现一些孤岛，要删除一下；如果实在分不开，从电源管脚拉出一条很粗的线连接到各个管脚也是可以的； 第57讲 后处理：重新编号，back annotate，查看报告，数据库检查等杂散操作。
PCB里面重新编号的命令Logic-Auto Rename Refdes-Rename，选Rename all components，More里面会有编号的设置选项；PCB上面重新编号之后，要打开相应的原理图进行回注，选中工程文件，Tools-Back Annotate-PCB Editor，选择好路径，选上Update Schematic即可；
查看报告Tools-Reports/Quick Reports，（在Setup-Drawing Options-Status里面会有一个大致信息）最常用的也是布线后首先要用的是Unconnected Pins Report，检查没有连接的管脚；其次是Shape Dynamic State，检测在更新时动态铜皮发生变化，如果有没有更新的，返回到Setup-Drawing Options-Status里面，最下面的Update To Smooth会显示出来，进行更新即可，出板之前保证Setup-Drawing Options-Status里面全是绿色的才可以；Shape No Net检测没有赋予网络的Shape，Shape Islands检测孤岛，Design Rules Check Report进行DRC检查；
数据库检查将所有的错误排除掉，Tools-Database Check，两个选项都选上，然后检查；
第58讲 丝印处理
在此电气特性没有问题，将其关闭，Display-Color/Visibility，将Group-Stack-UP中的Etch取消，保留管脚和过孔，在Group-Manufacturing里面将Autosilk_Top和Autosilk_Bottom打开，接下来生成丝印Manufacture-Silkscreen进行设置，设置好之后直接生成即可，然后进行调整，关掉其他层的标号，编辑标号字体大小Edit-Change，右侧Find里面选中text，Options里面的Subclass不选，下面设置
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线宽和字体大小，将整个PCB圈中，即可将所有的字体改正过来，剩下调整字体的位置和方向，调整命令Edit-Move，移动时会显示一条白线告诉是哪一个元件的；加入文字说明Add-Text，在右侧Options里面选择活动的层为Manufacturing，顶层还是底层，设置字体大小，直接点击要加入文字说明的地方，输入即可； 第59讲 NC DRILL 相关操作
出光绘文件的时候需要给生产厂家提供一个撰孔文件；生成文件前要设置一下撰孔文件使用的参数，Manufacture-NC-NC Parameters，里面可以设置参数，点击Close之后就会将这些参数保存成文件，该文件和光绘文件一起给生产厂家；产生撰孔文件的命令式Manufacture-NC-NC Drill，可以设置参数，最好按照默认的，关注Drilling的两个选项，如果板子上面全是通孔，则用Layer pair，如果采用微孔技术，即板子上有盲孔或者埋孔的话，选择By layer，设置好之后直接点击Drill；Manufacture-NC-NC Drill只处理圆形撰孔，若果有长方形或者椭圆形的话，需要单独处理，运行Manufacture-NC-NC Route即可，可以直接生产，也可以设置一下开槽路径，Setup-Subclasses-BOARD GEOMETRY可以进行添加，然后Add-Line，右侧Options里面选择Board Geometry，打开刚才添加的那一层，然后将其画出即可，在起始处加一个text，数字1即可，最终生成的文件可能会有一些警告，不用管；这样对于撰孔数据就处理完了，还要生成一个撰孔表和撰孔图，Display-Color/Visibility里面全部关掉即Global visibility里面选择All Invisible，然后在Group- Geometry里面选择Outline，只留下一个电路板的边框，然后执行Manufacture-NC-Drill Legend，设置好之后OK，然后在PCB上面鼠标会挂一个方框，放下即可在PCB板子上显示出所有的撰孔图，表格里面是类型和数量； 第60讲 制作光绘文件的方法步骤
Manufacture-Artwork，弹出一个对话框，Film Control里面是可用的films，里面有的最后都可以产生光绘文件，Check database before artwork，在出光绘前做数据库检查，最好选上检查一次，右侧有三个关键的地方，Undefined line width是在PCB上面没有设置线宽的一些文字性的东西或者其他东西设置一个线宽，Plot mode是指这一层用正片还是负片，Vector based pad behavior，现在被大多数厂家接受的光绘的格式是RS274X，当我们用这种格式出光绘文件时必须选上该项，对于负片上的焊盘，不会出现问题，否则出光绘时可能会出问题；General Parameters里面设置一些参数；
出光绘前有一个可有可无的步骤，可以加上一个出光绘的边框，加上之后就会在框内出光绘文件，Setup-Areas-Photoplot Outline，然后在板子外面加一个框，就会在框内出光绘；
如果想出顶层的丝印层，要将这些信息打开，Display-Color/Visibility面全部关掉即Global visibility里面选择All Invisible，然后在Group-Geometry里面选择Board Geometry里面的Silkscreen_Top，Package Geometry里面的Silkscreen_Top，Group-Manufacturing里面选择Manufacturing里面的Autosilk_Top，应用OK，此时PCB上面就会显示顶层丝印层的信息；设置好之后，Manufacture-Artwork，在General Parameters里面设置一些参数之后，在Film Control里面选择任意一个右键单击Add，给这个film创建一个名字，就添加好了一个film；
对于一般的PCB，要出光绘文件的是：具有电气特性的信号层，电源地层，顶层和底层的丝印层，顶层和底层的阻焊层，顶层和底层的加焊层，撰孔图形也要单独做一个，以上这些是必须的，其它的进行选择就可以；
另外一种添加方法，Manufacture-Artwork-Film Control里面右击任意一个将
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所有要添加的Add进去，并且给每个去好名字，此时每一个里面都是之前选好的默认信息，需要修改，在Display-Color/Visibility面全部关掉即Global visibility里面选择All Invisible，然后将阻焊层的信息全部打开，在Group-Stack-Up里面的Pin和Via下面选择Soldermask_Top，然后在Group-Geometry里面的Board Geometry和Package Geometry下面选择Soldermask_Top，将这些选好之后，回到Manufacture-Artwork-Film Control里面选中顶层阻焊层的名字右键单击选择Match Display，下拉列表就会自动与图中信息相匹配；
加焊层信息Display-Color/Visibility中Group-Geometry里面的Package Geometry下面选择Pastemask_Top，在Group-Stack-Up里面的Pin和Via下面选择Pastemask_Top，然后按照上述方法即可；
撰孔图Display-Color/Visibility中Group-Manufacturing里面选择Nclegend-1-4，可以在Group-Geometry里面Board Geometry下选择Outline将边框打开，然后按上述方法添加；
也可以单独将边框制作成一个光绘文件；
如果制作好之后想要修改，则选中想要修改的文件名，右键单击Display，就会在PCB上面显示该film上的所有内容，如果想要加上边框，则此时Display-Color/Visibility中，Group-Geometry里面Board Geometry下选择Outline将边框打开，PCB上面就会自动显示出来，然后回到该film名字上面右键单击选择Match Display即可；如果想要删掉某一层，直接选中右击Cut即可，下次启动时就没有这一层；
完成各个层的信息添加之后，还要对其右边进行参数设置，单击每一个film，选中时修改各自右侧的信息，主要就是上面讲的那三个，电源和地选择负片，其它用正片；
创建光绘文件之前一定要好好检查每一个film里面的信息是否正确，右侧参数是否设置合适，然后点击Select all，选中下面的Check database before artwork，点击Create Artwork；
需要给PCB厂商的文件有刚刚创建的.art文件、.drl文件、.rou文件，还有几个参数配置文件：art_param.txt和nc_param.txt；
3、Allegro的属性设定 Allegro界面介绍：
Option(选项)：显示正在使用的命令。 Find（选取）
Design Object Find Filter选项：
Groups(将1个或多个元件设定为同一组群) Comps（带有元件序号的Allegro元件） Symbols（所有电路板中的Allegro元件） Functions（一组元件中的一个元件） Nets（一条导线） Pins(元件的管脚)
Vias（过孔或贯穿孔）
Clines（具有电气特性的线段：导线到导线；导线到过孔；过孔到过孔） Lines（具有电气特性的线段：如元件外框） Shapes（任意多边形）
Voids（任意多边形的挖空部分）
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Cline Segs(在clines中一条没有拐弯的导线) Other Segs(在line中一条没有拐弯的导线) Figures（图形符号）
DRC errors（违反设计规则的位置及相关信息） Text（文字） Ratsnets（飞线） Rat Ts（T型飞线）
Find By Name选项
类型选择：Net网络；Symbol符号；Devtype设备类型；Property属性；Group分组 类别选择:Name（在左下角填入）元件名称；List列表；Objecttype Visiblity(层面显示) View栏
Conductors栏：针对所有走线层做开和关 Planes栏：针对所有电源/地层做开和关 Etch栏：走线 Pin栏：元件管脚 Via栏：过孔
Drc栏：错误标示
All栏：所有层面和标示 定制Allegro环境 文件类型：
.brd(普通的电路板文件)
.dra(Symbols或Pad的可编辑保存文件)
.pad（Padstack文件，在做symbol时可以直接调用） .psm（Library文件，保存一般元件）
.osm(Library文件，保存由图框及图文件说明组成的元件) .bsm(Library文件，保存由板外框及螺丝孔组成的元件)
.fsm(Library文件，保存特殊图形元件，仅用于建立Padstack的Thermal Relief) .ssm(Library文件，保存特殊外形元件，仅用于建立特殊外形的Padstack) .mdd(Library文件，保存module definition) .tap(输出的包含NC drill数据的文件) .scr（Script和macro文件） .art(输出底片文件)
.log（输出的一些临时信息文件） .color(view层面切换文件)
.jrl(记录操作Allegro的事件的文件) 设定Drawing Size（setup\\Drawing size....） 设定Drawing Options(setup\\Drawing option....) status:on-line DRC(随时执行DRC) Default symbol height Display：
Enhanced Display Mode:
Display drill holes:显示钻孔的实际大小 Filled pads：将via 和pin由中空改为填满
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Cline endcaps：导线拐弯处的平滑
Thermal pads：显示Negative Layer的pin/via的散热十字孔 设定Text Size（setup\\Text Size....） 设定格子（setup \\grids...） Grids on:显示格子 Non-Etch:非走线层 All Etch:走线层 Top：顶层 Bottom：底层
设定Subclasses选项（setup\\subclasses...） 添加\\删除 Layer New Subclass..
设定B/Bvia(setup\\Vias\\Define B/Bvia...) 设定工具栏 同其他工具， 元件的基本操作
元件的移动：（Edit\\Move\\Options...) Ripup etch：移动时显示飞线 Stretch etch：移动时不显示飞线 元件的旋转：（Edit\\Spin\\Find\\Symbol） 元件的删除：（Edit\\Delete）
信号线的基本操作：
更改信号线的宽度（Edit\\Change\\Find\\Clines）option\\linewidth 删除信号线（Edit\\Delete）
改变信号线的拐角（Edit\\Vertex） 删除信号线的拐角（Edit\\Delete Vertex） 显示详细信息：
编辑窗口控制菜：
常用元件属性（Hard_Location/Fixed） 常用信号线的属性 一般属性：
NO_RAT；去掉飞线
长度属性：propagation_delay
等长属性：relative_propagation+delay 差分对属性：differential pair 设定元件属性(Edit\\Properities\\)
元件加入Fixed属性：（Edit\\Properities\\find\\comps..）
设置(删除)信号线：Min_Line_width:(Edit\\Properities\\find\\nets)
设定差分对属性：setup\\Electrical constraint spread sheet\\Net\\routing\\differential pair
§4、高速PCB设计知识（略）
§5、建立元件库： 通孔焊盘的设计：
1、定义：类型Through，中间层（fixed），钻孔Drill/slot（圆形，内壁镀锡plated，尺寸）
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2、层的定义：BEGIN Layer（Top）层：REGULAR-PAD ＜ THERMAL-PAD ＝ ANTI-PAD END LAYER（同BEGIN,常用copy begin layer, then paste it）
TOP SOLDERMASK:只定义REGULAR-PAD ，大于（Begin layer层regular-pad,约为1.1~1.2倍）
BOTTOM SOLDERMASK（同Top soldermask,常用Top soldermask, then paste it） 例1 //--------------------------------------------------------------------------------------- Padstack Name: PAD62SQ32D
*Type: Through *Internal pads: Fixed *Units: MILS Decimal places: 4
Layer Name Geometry Width Height Offset (X/Y) Flash Name Shape Name ------------------------------------------------------------------------------------------------------------------ *BEGIN LAYER
*REGULAR-PAD Square 62.0000 62.0000 0.0000/0.0000 *THERMAL-PAD Circle 90.0000 90.0000 0.0000/0.0000 *ANTI-PAD Circle 90.0000 90.0000 0.0000/0.0000 *END LAYER（同BEGIN,常用copy paste） DEFAULT INTERNAL（Not Defined ）
*TOP SOLDERMASK
*REGULAR-PAD Square *75.0000 75.0000 0.0000/0.0000 *BOTTOM SOLDER MASK
*REGULAR-PAD Square *75.0000 75.0000 0.0000/0.0000 TOP PASTEMASK（Not Defined ）
BOTTOM PASTEMASK（Not Defined ） TOP FILMMASK（Not Defined ）
BOTTOM FILMMASK（Not Defined ） NCDRILL
32.0000 Circle-Drill Plated Tolerance: +0.0000/-0.0000 Offset: 0.0000/0.0000 DRILL SYMBOL
Square 10.0000 10.0000
－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－ 表贴焊盘的设计：
1、定义，类型single，中间层（option），钻孔（圆形，内壁镀锡plated，尺寸一定为0） 2、层的定义：BEGIN Layer（Top）层：只定义REGULAR-PAD
TOP SOLDERMASK:只定义REGULAR-PAD ，大于（Begin layer层regular-pad,约为1.1~1.2倍）
例2 －－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－ Padstack Name: SMD86REC330 *Type: Single
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*Internal pads: Optional
*Units: MILS Decimal places: 0
Layer Name Geometry Width Height Offset (X/Y) Flash Name Shape Name
------------------------------------------------------------------------------------------------------------------ *BEGIN LAYER
*REGULAR-PAD Rectangle 86 330 0/0 THERMAL-PAD Not Defined ANTI-PAD Not Defined
END LAYER（Not Defined ） DEFAULT INTERNAL（Not Defined ） *TOP SOLDERMASK
*REGULAR-PAD Rectangle 100 360 0/0 BOTTOM SOLDERMASK（Not Defined ） TOP PASTEMASK（Not Defined ） BOTTOM PASTEMASK（Not Defined ） TOP FILMMASK（Not Defined ）
BOTTOM FILMMASK（Not Defined ） NCDRILL（Not Defined ） DRILL SYMBOL
Not Defined 0 0
－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－ 手工建立元件（主要包含四项：PIN;Geometry:SilkScreen/Assembly;Areas:Boundary/Height;RefDes：SilkScreen/Display） 注意：元件应放置在坐标中心位置，即(0,0)
1、File\\new..\\package symbol
2、设定绘图区域：Setup\\Drawing size...\\Drawing parameter\\...
3、添加pin：选择padstack ，放置，右排时改变text offset（缺省为-100,改为100）置右边
4、添加元件外形：（Geometery）
*丝印层Silkscreengeometery;subclass:silkscreen_top) *装配外框geometery;subclass:Assembly_top) 5、添加元件范围和高度：（Areas）
*元件范围Boundary:Setup\\Areas\\package boundary....Add Line(Option\\Active Class:Package geometry;subclass:Package_bound_top)
*元件高度Height:Setup\\Areas\\package Height....Add Line(Option\\Active Class:Package geometry;subclass:Package_bound_top)
6、添加封装标志：（RefDes）Layout\\Labels\\ResDs...）
*底片用封装序号（ResDes For Artwork）:Pin1附近（...RefDes:Silkscreen_Top) *摆放用封装序号（ResDes For Placement）:封装中心附近（...RefDes:Display_Top)
Assembly
：：
Add\\Line(Option\\Active:package Add\\Line(Option\\Active:package
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*封装中心点（Body center）:指定封装中心位置(Add\\Text\\Package Geometery:Boby_centre) 7、建立Symbol文件：File\\Create Symbol
利用向导建立
§5、建立电路板
1、建立Mechanical Symbol(File\\New...\\mechanical symbol) 绘制外框（outline）：Options\\Board geometry:outline 添加定位孔：Options\\padstack 倾斜拐角:（dimension\\chamfer）
尺寸标注：Manfacture\\Dimension/Draft\\Parameters... 设定走线区域：shape\\polygon...\\option\\route keepin:all
设置摆放元件区域：Edit\\z-copy shape...\\options\\package keepin:all;size:50.00;offset:xx 设置不可摆放元件区域：setup\\areas\\package keepout....options\\package keepout:top 设定不可走线区域：setup\\areas\\route keepout....options\\route keepout:top 保存（File\\save:xx.dra）
§6、建立电路板（File\\New...\\board） 建立文件
放置外框Mechanical symbols和PCB标志文件Fomat symbols：Place\\Manually...placement list\\Mechanical symbols。
放置定位孔元件：Place\\Manually...placement list\\Mechanical symbols。（同前一种效果） 放置光学定位元件 设置工作grid
设定摆放区间（Add\\Rectangle: options\\Board Geometry；Top Room\\ 设定预设DRC值：Setup\\Constraints... 设定预设贯穿孔（via）
增加走线内层：setup\\subclass...
DRC as photo Film Type:Positive正片形式，对应Layer type为Conductor；negative:负片对应Layer type为Plane 保存电路板文件
3、读入Netlist：File\\Import\\Logic...
§7、设置约束规则
1、Allegro中设置约束规则（Setup\\Constraints\\..）Spacing Rules和 Physical Rules 2、设置默认规范...\\set\\constraints\\set standard value 3、设置和赋值高级间距规范 ： 设定间距规范值:set value
设定间距的Type属性:Edit\\Properties\\nets....D6/8，同组间距为6；与其他信号线间距为8mil 添加规范值set value\\add...
4、设置和赋值高级物理规范 ：（基本同上） 设定物理规范值:
5、 建立设计规范的检查(setup constraits... )
§8 布局
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1、手动摆放元件：Place\\manually...\\...
查看元件属性：Display\\Elemant;;Find\\Comps;单击要查看属性的元件 2、自动摆放元件：Place\\Quick Place...\\... 3、随机摆放：Edit\\Move... 4、自动布局：Place \\auto Place\\ 网格：Top Grid..
设置元件进行自动布局的属性:Edit\\Properties\\ Find ..\\more.. 5、设定Room：
设定Room:add\\rectangle;options\\board geometry\\top room\\ 给Room定义名字;Add\\text;options\\board geometry\\top room\\ 定义该Room所限制的特性和定义某些元件必须放置在该Room中：
定义Room所限制的特性：Edit\\Properties;选中Room；Edit properties;Room_type=hard(指定room的元件必须放Room中)
定义放入Room中的元件：Edit\\properties;Finf\\...more...\\Room=... 6、摆放调整（Move、Mirror、Spin）
7、交换（swap）（配合原理图使用，比较少用） 8、未摆放元件报表（Tool\\Report...） 9、已摆放元件报表（Tool\\Report...）
§9 原理图与Allegro交互参考 §10建立电源与接地层 1、原理图交互参考的设置方法
Capture中元件属性PCB FootPrint输入Allegro可识别的元件封装； 2、Capture与Allegro的交互 Capture:Tools\\Create netlist.... Allegro:place\\Manually；
Capture:Option\\Preferences...\\Miscellaueous\\Enable Intertool communication Capture和Allegro的交互操作：
Allegro：Display\\HighLight;对应Capture中元件高亮
Capture：选中元件\\右键\\Allegro select;对应Allegro选中其封装；
Capture修改原理图：**.dsn\\Create Netlist...\\Create or Update Allegro Board\\Input Board;Output Board
§10建立电源与接地层
添加层：Setup\\Subclass...\\Etch\\Layout Cross section(...) Top/Bottom；Copper\\Conductor\\Top/Botton\\Positive FR-4:Dielectric
VCC/GND:Copper\\Plane\\VCC/GND\\Negative
铺设VCC层面：Add\\Line;Options\\etch\\Vcc ;shape\\compose shape\\vcc plane;单击外框，系统自动添加VCC平面
也可以使用Shape add rectangle；注意指定net；以替换 dummy net 铺设GND层面：
电源层分割的问题：使用Shape Void rectangle隔开plane 然后在这里添加另一电源层平面，注意指定net；以替换 dummy net
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