cyclone3的配置方式

ｃｙｃｌｏｎｅ３的配置方式

ｃｙｃｌｏｎｅ３器件使用ＳＲＡＭ单元保存配置信息。因为ＳＲＡＭ掉电易失的特性，ｆｐｇａ芯片上电的时候必须重新配置。根据期间密度和封装选择，它有如下５中配置方案（红色部分为常用配置方案，并不是所有FPGA芯片都能使用所有配置方案，具体可查看cyclone3的器件手册）：

1. Active serial (AS)主动串行配置 2. Active parallel (AP)主动并行配置 3. Passive serial (PS)被动串行配置

4. Fast passive parallel (FPP)快速被动并行配置 5. Joint Test Action Group (JTAG)

AS和AP配置方案需要外部FLASH存储器存储配置信息。其它3种配置方案需要外部的控制器或者下载电缆。主动配置方案以及JTAG方案常用于单芯片系统设计。下面重点介绍AS，AP和JTAG。以AS配置为例介绍。

Cyclone3器件的配置芯片通常选择EPCS64,EPCS16以及EPCS4或者flash.这些芯片能够提供廉价，方便（引脚少）的解决方案。因为FPGA芯片容量的限制，它对配置信息的大小也有所限制。EP3C80系列器件可提供21MBITS的配置信息流容量。

MSEL【3：0】为FPGA器件的输入，用于确定配置方式。AS模式下，它连接1101.AP模式下，它连接1011.注意要直接接 VCCA or GND，

更不能悬空，避免无效配置。查看手册可得到其它配置值。在JTAG模式下，忽略MSEL配置，JTAG模式有优先权。

AS模式支持配置信息压缩，AP模式不支持。压缩信息可以节约空间以及配置时间。在 Device & Pin Options——Configuration中可以选择压缩与否。

选择好器件后，参考下图连接。

POR——上电复位.复位时间由MSEL【3：0】决定。复位结束后开始发送配置控制信号。

DCLK信号由fpga内部晶振产生。Cyclone3系列器件使用40Mhz时钟晶振。在此时钟上升沿，输入控制信号，下降沿输出配置信息。配置时间由配置信息流的大小和时钟频率决定。配置过程大概如下：复位

——配置——初始化。复位过程中，nconfig以及nstatus被拉低。复位结束后，nstatus被外部的10k电阻拉高，进入配置阶段。配置完成后，释放config_done引脚。自此开始初始化。

JTAG确定了边界扫测试描的规范。此种配置方式下，配置信息直接由quartus软件产生，经由下载电缆下载。它需要配置4个信号： TDI, TDO, TMS, and TCK.

其中标示（2）部分，表示可按其他配置方式设置。

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