数字逻辑电路课程设计报告江苏大学(3)

五、各个模块

1.计时模块：

2.整点报时与闹钟模块：

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六、设计总结：

在编译设计过程中，总是会因为自己的不理解和不细心，出现不少问题。如一开始，因为操作步骤不正确，导致试了几次都不知道自己错在哪里，让同学一看，却立即解决了，这还是自己没有好好掌握quartus9.0软件的应用。如源程序中打错个别字母、符号，画图时不注意合理安排，连少或连错几条线，而造成大量的反复劳动；而且发现，有时程序不能编译，甚至出现十几个错误仅仅是因为少输一个分号。如在画顶层图时，由于没能事先弄清楚各器件间的关联，让我有时不知所措，不知道哪根线该连到哪儿，还会接错线,无意中删除了一些线等，不得不不断地尝试或请教同学和老师。如管脚锁定时出现器件类型选错，管脚锁错，导致下载后不能看到自己期望中的结果。如自己编的报时程序没有语法、逻辑错误，但就是在验证时不能实现全部功能（50秒到58秒的过程中不能报时），在老师的鼓励支持和同学的指点下，将程序完善，让电脑能清楚地识别功能。所以觉得编程需要精益求精。

感谢这次课程设计让我在实践中学到了数字逻辑电路的知识，增强了动手能力，感谢耿老师的鼓励和支持，感谢同学们对我耐心的指导和热心的帮助。

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