可屏蔽中断要根据中断允许标志的设置来判断 CPU是否能响应中断请求。当INTR信号有效，同时中断允许标志IF为1的时候，CPU才会响应中断去执行一个中断处理子程序。需要注意的是，不论是非屏蔽中断还是可屏蔽中断， CPU都是在每条指令的最后一拍去采样中断请求信号的。 如果有中断请求，又符合中断响应条件，CPU将在执行完当前指令之后进入中断响应周期。也就是说在指令执行中是不可以中断的。
NMI和INTR是8086/8088的两条硬件中断请求输入线。
⑽INTA#(Interrupt Request Ask)中断的响应信号， 输出，为0时，CPU对INTR中断的响应。 本信号与INTR构成一对联络信号，INTR请求，INTA#是CPU对INTR请求的回答，为0时表示接受申请。
⑾TEST#(Test)：测试信号（标号23），输入低电平有效。TEST#信号和WAIT指令结合起来使用，在CPU执行WAIT指令时，CPU便一直处于空转状态，进行等待。 只有当8086检测到TEST#信号有效时，才结束等待状态， 继续执行WAIT之后的指令。 为0时，结束CPU的等待状态。
⑿RESET复位信号（标号21），输入，高电平有效。 复位信号有效时，CPU结束当前操作并对标志寄存器FLAG 、IP、DS、SS、ES及指令队列清零，并将CS设置为FFFFH。 当复位信号撤除时，（即电平由高变低时）CPU从FFFF0H开始执行程序。 这也是8086系统程序的起始地址，即开机后程序的起始位置。一般的8086系统，将系统程序固化在ROM中，ROM的地址应包含FFFF0H。
⒀READY(Ready)：准备好信号（标号22），输入，高电平有效。为了CPU能和不同速度的存储器或I/O接口进行连接， 设计了READY信号。CPU在每个总线周期的T3状态对READY进行采样。 当READY信号有效时表示存储器或I/O准备好发送或接收数据。CPU执行典型的总线周期，在4个T状态内完成总线操作。 如果存储器或I/O的速度较慢，不能与CPU的速度相匹配，可令READY为低。CPU在T3采样到READY为低电平以后，便在T3之后插入Tw， 延长读写周期，使CPU能和较慢速度的存储器或I/O接口相匹配。 为1时，被访问部件准备就绪；为0时，被访问部件未准备就绪。
⒁MN/MX#(Minimum/Maximum Mode Control)：最大最小模式控制信号（标号33），输入。决定8086工作在哪种工作模式。如果MN/MX#＝1（+5V），CPU工作在最小模式。MN/MX#＝0（接地）， CPU则工作在最大模式。
⒂HOLD(Hold Request)：总线保持请求（标号31），输入，高电平有效。当系统当中除CPU之外的另一个总线主模块（如DMA）要求使用总线时，该总线主模块通过HOLD信号向CPU发出总线请求。如果CPU允许让出总线，就在完成当前总线周期后，在T4状态通过HLDA管脚发出应答信号，响应总线的请求。为1时，总线使用请求；为0时，总线回收请求。
⒃HLDA(Hold Request Ask)总线保持响应信号，输出，高电平有效。HLDA有效时表示CPU响应了其他总线主的总线请求， 一旦HLDA有效，CPU的数据／地址控制信号变为高阻状态， 而请求总线的总线主（DMA）获得了总线权。 为1时，总线使用请求的响应；为0时，总线回收请求的响应。
DMA即“直接存储器访问”。在DMA方式下，外部设备利用专用的控制电路直接和存储器进行高速的数据传送， 而不经过CPU。这样，传输时就不必进行CPU执行程序过程中完成的地址增量、计数器减量，以及在中断方式下CPU保护现场、 恢复现场之类的操作，大大提高了数据传送的速度。
在利用DMA方式进行数据传输时， DMA控制系统总线，因此在DMA开始工作之前，首先要向CPU发出申请总线的请求，令CPU让出总线。这个请求是由DMA设置HOLD信
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