注意地址锁存器8282 的锁存信号STB和数据驱动器8286的输出使能OE#、数据传送方向控制端T，它们不是像最小模式系统配置那样连接CPU的ALE、DEN#和DT/R#， 由CPU直接控制。 而是连接总线控制器8288， 由8288产生与CPU类似的控制信号来进行控制的。只是8288输出的DEN高电平有效。8286的OE#是由8288的DEN和8259的SP#/EN#相与取非来控制的。8259是中断控制器， 当CPU响应可屏蔽中断INTR时，由8259将中断类型码通过数据总线送往CPU， 此时不能允许8286的被选通， 8259的SP#/EN#输出的有效电平将8286封锁。 因此， 只有当8288的DEN和8259的SP#/EN#同时为高时， 8286的OE#才输入低电平而被选通。 8288的S2#、S1#、S0#则直接与CPU相连，在CPU的S2#、S1#、S0#控制下，产生不同的总线控制信号。
C.功能：受控于仲裁器，当仲裁器允许即本处理器工作时，对本处理器以编码方式输出的控制信号进行译码形成系统控制信号。
②总线仲裁控制器8289。
A.电路组成：状态译码器， 多路总线接口，仲裁电路， 控制电路，局部总线接口等组成。
B.功能：按一定的优先级决定总线的使用权，以免在多处理机系统中共享的总线在使用中发生冲突。
*优先级：当共同提出使用请求时；正处在使用中时，有新的请求出现；这些情况的处理都要求有反映优先顺序的等级。
当共同提出使用请求时，使用权分给优先级高的；正处在使用中时，有新的更高优先级的请求出现，才能改变使用权。
C.两种优先级排队电路。 8289的总线优先权BPRN#输入端=0时，获得总线的优先使用权，同时它向外输出BPRO#=1的高电平信号。
a.并行优先级排队。各8289通过各自的BREQ#信号向74148优先级编码器的输入端发出总线请求信号，74148输入端具有不同的优先级，74148只输出有效请求信号中优先级最高的编码，该编码经74138译码器译码产生“有效请求信号中优先级最高的” 允许信号
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