间刻度为1ns，所以在测试过程文件中所有的时间都以1ns为刻度，即所有时间数字都倍乘1ns。 procedure shift =
// force scan chain input at time 20ns force_sci 20;
// measure scan chain output at time 40ns measure_sco 40; // pulse the clock
force cp.0 1 100; force cp.0 0 200;
// a unit of dead time for stability period 400; end;
针对上面实例的详细时序见下图：
í?1 移位过程时序
显然在这个过程包含了四个扫描事件：在20ns时刻输入，在40ns采样，时钟在100ns变为1，在200ns变为0，周期为400ns。图中引入X是为了表示测试过程文件执行的顺序性，X表示任何一个时刻。 ?Load_Unload(required)
这个过程描述了如何装载和卸载扫描链。为了扫描链顺利装载，必须为移位寄存器保持在一个合适的状态，在这个状态时钟、复位和RAM的写信号等信号无效，而且如果扫描输出端是双向端口，则双向端口处在输出状态。然后可以使
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用apply shift语句来指定移位周期数，这个数目等于所有扫描链中的最大扫描元件数目。
在下面这个实例中，定义了一个典型的load_unload过程，其中假设所有扫描链中的最大扫描元件数目是N。
procedure load_unload =
// force clocks off at time 0 force SCAN_ENABLE 1 0; force RESET 1 0;
// force scan clocks on at time 0 force SCAN_CLK 0 0;
// shift data thru each of N cells, N is the maximum scan cell number in all chains apply shift N 200; period 200; end;
注意，为apply语句指定的时间仅仅是相对于load_unload过程的时刻。因此，为load_unload过程指定的周期200ns并不包含执行内嵌apply命令的时间。实际的周期是(200+400*N)ns，其详细时间关系见下图：
í?1 load_unload过程的时间顺序示意图
由于开始shift时刻是200ns，而period也是200ns，因此在shift过程结束的同时load_unload过程结束。
上面三个文件可分开成三个测试过程文件，也可合成一个扫描测试文件。其中在编辑时需注意各值的设定和单链上最大cell数的设定。
以上各文件除电路网表外均可以人工编辑生成，也可以运行一次DFTadvisor得到模版文件加以修改。有了以上各控制文件就可以用FastScan生成ATPG测试向量。
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Design for Test可测性设计技术
随着SoC/ASIC设计技术的迅猛发展,可测性设计（Design-For-Test）逐渐为SoC/ASIC设计流程不可缺少的必要环节, DFT的应用也逐渐变得深入, Mentor Graphics公司作为全球SoC/ASIC设计中DFT领域的领导者, 一直以来倡导高质量和低成本(High Quality & Low Cost)的DFT设计理念,并拥有业界最为优秀和完善的全线DFT设计工具, 多年来一直居于业界领导地位，引领着EDA行业DFT工具的技术发展方向。
测试综合工具DFTAdvisor
DFTAdvisor利用友好的图形用户界面引导完成可测性分析并优化测试结构的插入，执行全面的测试规则检查，从而保证在ATPG之前不存在任何遗留的可测性设计问题。DFTAdvisor 测试综合工具自动插入测试结构电路，支持全扫描或部分扫描的测试逻辑，能够自动识别电路中的时序单元并自动转换成可扫描的单元，并能够把电路中可扫描的单元串接成扫描链，从而大大增强了IC和ASIC设计的可测试性。此外，利用它在设计过程的早期阶段进行可测性分析，测试综合生成和测试向量自动生成之前发现并修改违反测试设计规则的问题，尽可能提高ATPG的效率并缩短测试开发的周期。
III．实验项目
一、 熟悉FastScan的图形化界面（GUI）
二、 演示生成测试向量的过程（以pipe_net_noscan.v 文件为例）
扫描插入之前做的准备
进入以下路径
DFT/ATPG/atpg_data/lab2/exercise_1/ 1、启动DFTAdvisor
shell> dftadvisor pipe_net_noscan.v –verilog -lib ../../libraries_1_to_4/adk.atpg -log results/ex_1dfta.log –rep
.log –日志文件，存相关信息，可以打开查看 pipe_net_noscan.v---没插入扫描链的网表文件
2.自动分析时钟信号/控制信号
SETUP> analyze control signals -auto_fix
3. 进入 DFT 模式.
SETUP> set system mode dft 此时报告了哪些信息？
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此时可以看电路，在DFTAdvisor Control Panel 里点击 Open DFTVisualizer
4. 设置扫描识别.
DFT> setup scan identification full_scan
DFT> setup test_point identification -control 0 -observe 0 DFT> report cell models -type mux
默认的扫描类型是什么? _______mux21_cacro_________________________ 5.开始扫描.
DFT> run
DFT> report statistics
在本设计中有多少个连续的单元？____1________ 识别了多少个扫描单元？______1___________
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生成插入扫描的网表并生成ATPG配置文件 1.插入扫描链
DFT> insert test logic -scan on -test_point on -ram on -number 1
2.报告结果.
DFT> report statistics
连续的单元数量是多少? ___________1________ 插入的扫描链的数量? ___________1___________ 新插入的pins的数量？ ___________2__________
3.报告插入扫描单元和扫描链的结果.
DFT> report scan cells
4. 保存Verilog 网表和ATPG的配置文件.
DFT> write_design –output_file results/pipe_scan.v –replace pipe_scan.v—已插入扫描链的网表文件
DFT> write_atpg_setup results/pipe_scan -replace -procfile
5. 退出DFTAdvisor.
DFT> exit
产生测试向量
Basic ATPG Flow
1. 启动fastscan.
shell> fastscan results/pipe_scan.v -verilog -lib ../../libraries_1_to_4/adk.atpg -log results/ex_1tk.log -rep
此时可以看电路，在FastScan Control Panel 里点击 Open DFTVisualizer,点击windows下的
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