EDA总结知识点(3)

选择的条件值不能完全覆盖case语句中的表达式的值，最后最末一个条件语句用关键词others来表示，otehrs只能出现一次，必须在最后；使用others避免综合器插入不必要的锁存器；

? 并置操作符&主要是将操作数或者是数组组合起来形成新的数组。例如”AB”&”CD”就表示“ABCD”；‘0’&’1’&’1’的结果是“011”因此我们可以利用&来组成新的数组，可以将一个单元素并置于一个数的左端或者右端形成更长的数组；或者将两个数组并置成一个新的数组；

完整的条件语句只能构成组合逻辑电路；

利用不完整的条件语句的描述引进寄存器元件，从而构成时序电路的方式是vhdl描述时序电路最重要的途径。

4位二进制加法计数器设计

异步复位同步加载及时钟使能十进制加法计数器：

第五章 VHDL设计进阶

? 变量的赋值符号是:=

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