电子跑表的设计与实现

综合性、设计性实验报告

姓名 学号 专业 通信工程 班级 通信1101班 实验课程名称 EDA技术与Verilog HDL 指导教师及职称 开课学期 2013 至＿ 2013 学年＿ 第一 ＿学期 上课时间 2013 年 5 月 7 日

湖南科技学院教务处编印

实验名称 实验课时 实验地点 实验时间 电子跑表设计 4个课时 综合教学楼E座504 评分： 2013 年 5 月 7 日 星期 二 第 11 周 一 实验目的 ： 1. 检验EDA设计能力，能够应用所学知识 2. 按照应用要求，完成电子跑表的数字系统的设计，并能正确实现。 二 实验要求 ： 在实验结构电路图基础上，设计出一款电子跑表，要求所设计的电子跑表具有以下的一些功能和特性： 1） 跑表的计时精度为百分之一秒，计时时长为24小时。 2） 跑表有两个功能按键，其中一个为复位键，在初始状态下，有复位功能，即将跑表置于0状态；在计时状态，有结束计时，使跑表回复到0状态的功能。另一为启动/暂停键，其功能为在系统0状态下启动计时功能，在计时过程中，按下可暂停计时状态，显示的是当时的计时时刻。再次按下则会从此时刻继续往后计时。 3）实验前做好相应的准备，实验完成后写出完整的实验报告，包括设计方案，电路模块图，源程序，算法说明，以及从源程序编写到程序下载及结果输出的一整套方法、步骤的详细说明。 三 实验设备： 嵌入式实验开发箱(FEPGA芯片，时钟模块，七段数码段，及其他按键)计算机，quartus9.0软件，以及程序下载设备

四 实验原理： 数码管电路和程序下载模式原理图：数码管结构图说明：1 在此模式下，数码管1—4采取译码驱动，而5—8采取分段驱动，驱动电平及对应数码管各段如左图所示。结构图中，“PIO46-PIO40 接g、f、e、d、c、b、a”表示PIO46、PIO45..PIO40 分别与数码管的7 段输入g、f、e、d、c、b、a相接。在译码驱动情况下，输入端为D、C、B、A，D 为最高位，A 为最低位。例如，若所标输入的口线为PIO19~16，表示PIO19 接D、18 接C、17 接B、16 接A。2 图表示高低电平发生器，每按键一次，输出电平由高到低、或由低到高变化一次。 实验原理图 五 实验内容:

1) 设计方案：

本次设计的跑表首先要从最低位的百分秒计数器开始，按照系统时钟进行计数。百分位计数到100后向秒计数器进位，秒计数器以百分秒计数器的进位位为时钟进行计数。秒计数到59后向分计数器进位，分计数器以器到59时进位到时，小时满24以后归0.。数字跑表巧妙地运用进位位作为时钟来减少了计数的位数。数字跑表提供了清零位reset和暂停/开始位PAUSE，百分秒的时钟信号可以通过系统时钟分频提供。分频至100Hz，即可实现时间计数。具体程序设计分为两个大模块。主要模块说明功能的分配、内部功能块和对外接口关系，功能模块具体控制实际的逻辑功能和具体的实现。 （一）主模块

在主程序模块中包括两部分，第一部分是VerilogHDL程序的逻辑结构。用if...else以及进位来实现百分秒计满到99进位到秒，当秒满59时进位到分，秒满59时进位到时，小时满24以后归0. （二）时钟模块

时钟分频模块，本实验利用开发板上10MHz的时钟频率，通过分频程序将其分成所要求的100Hz。通过计算得到需要利用100000分之一的分频，但是分频后快半秒，时钟是翻转后的一个高电平和一个低电平所以，最后分频是50000分之一分频。这样就刚好是正常的时间跳变速度。 （三）主要流程图： 时高位 hh

分高位 mh 分低位 ml 秒高位 sh 秒低位 sl 百分秒高位 百分秒低位 msh msl 时低位 hl

百度搜索“77cn”或“免费范文网”即可找到本站免费阅读全部范文。收藏本站方便下次阅读，免费范文网，提供经典小说综合文库电子跑表的设计与实现在线全文阅读。