FPGA高速串行收发器,GTP,GTX(5)

稳定状态，不能用作内部逻辑电路时钟，所以要在DCM模块锁定后，再经过适当延迟才能将片内逻辑复位。

发送部分的复位主要包括TXPMARESET和TXPCSRESET，接收部分的复位主要包括RXPMARESET 和RXPCSRESET。TXPMARESET复位用于复位PMA和重新初始化PMA 功能。其引脚电平为高时，复位PLL控制逻辑和内部的PMA分频器，同时也使发送器PLL LOCK信号为低并且迫使TX PLL进行校验。TXPMARESET引脚的高电平至少要持续3个USRCLK时钟周期。当TXPCSRESET引脚电平为高时，TX PCS模块被复位。TX PCS模块包括：TX Fabric接口，8B/10B编码器，10GBASER编码器，TX缓冲器，64B/66B扰码器和10GBASER自适应同步器。TXPCSRESET复位与TXPMARESET 复位是相互独立，互不影响的。Rocket I/O模块要求复位输入至少保持两个USRCLK时钟周期，才能完成FIFO的初始化。

TXPCSRESET复位的要求如下：

（1）在TXPCSRESET复位时，TXUSRCL K和PCS 的TXCL K时钟必须已经保持稳定，以便初始化发送缓冲器。

（2）TXPCSRESET 引脚电平为高，至少要持续3个TXUSRCL K或TXUSRCL K2时钟周期。 （3）在TXPCSRESET 复位结束后，TX PCS 模块至少需要5 个时钟周期（以TXUSRCL K或TXUSRCLK2中最长的时钟周期为准）来完成各个子模块的复位。

发送部分的复位时序图如图10-13所示。接收部分的复位时序图和复位要求与发送部分类似，请参见Xilinx公司的技术文档[13]。

图10-13 发送部分的复位时序图

10）上电顺序

虽然Rocket I/O模块对于上电顺序没有要求，任意的上电顺序也不会损坏芯片，但为了减少上电的瞬间电流，最好按照下面的上电顺序：

（1）首先以任意顺序加载FPGA的VCCINT以及VCCAUX电源； （2）其次加载AVCCAUXRX电源；

（3）最后以任意顺序加载AVCCAUXRX、VTTX以及VTRX电源。

3．Rocket I/O硬核模块接口信号说明

1）时钟信号

Rocket I/O时钟信号分为两类：一类用于收发器高质量的时钟，另一类用于接收/发送缓冲器进行数据交换的同步时钟，具体如表10-2所列。

表10-2 Rocket I/O时钟信号简要说明列表

2）数据发送模块信号

数据发送模块的信号类型众多，包括数据信号、发送模块的控制信号、状态控制信号、内部组件的配置信号等，其简要功能如表10-3所列。

表10-3 Rocket I/O数据发送模块信号简要说明列表

3）数据接收信号

数据接收模块信号和发送模块的信号对应，包括数据信号、发送模块的控制信号、状态控制信号、内部组件的配置信号等，其简要功能如表10-4所列。 表10-4 Rocket I/O数据接收模块信号简要说明列表

4）模块控制信号

模块控制信号主要用于使能Rocket I/O模块以及控制反馈输入，其简要功能如表10-5所列。

表10-5 Rocket I/O模块控制信号简要说明列表

10.3.4 Rocket I/O的时钟设计方案

Virtex 2 Pro FPGA内嵌的Rocket I/O模块支持全速率（Full Rate）和半速率（Half Rate）两种数据传输速率，前者将外部参考时钟倍频20倍，单周期传输20比特数据，数据速率为

1.0Gbps~3.125Gbps；后者将外部参考时钟倍频10倍，单周期传输10比特数据，数据速率为0.5 Gbps~1Gbps。

1．Rocket I/O的时钟简介

每个Rocket I/O的收发器具备8个时钟输入，按照功能可以分为3类：

1）外部输入时钟

REFCLK、REFCLK2、BREFCLK以及BREFCLK2都是由外部时钟源提供的差分参考时钟，但只有一个时钟能驱动Rocket I/O模块，通过REFCLKSET信号来选择，其组成结构如图10-14所示。

图10-14 外部差分时钟的内部选择结构示意图

当数据速率高于2.5Gbps时，必须选择BREFCLK（BREFCLK2）作为参考时钟；在其它情况下可任意挑选。BREFCLK（BREFCLK2）要求低抖动的时钟源，用来驱动串/并、并/串以及DCM模块的时钟输入。

2）接口时钟

接收时钟包括TXUSRCLK2和RXUSRCLK2，主要用于控制Rocket I/O和FPGA的接口逻辑，包括缓冲器和数据交换器，由DCM模块提供。

3）内部时钟

内部时钟包括TXUSRCLK和RXUSRCLK，主要用于Rocket I/O模块发送、接收缓冲器数据的处理和

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