可测性设计技术(2)

图4 边界扫描设计的基本电路结构

六、随机逻辑的内建自测试设计

随机逻辑内建自测试是将测试作为电路自身的一部分，将测试矢量生成电路及测试响应分析逻辑置入电路的内部，使具有BIST（内建自测试）功能的电路无须外部支持即可以产生测试激励、分析测试响应。内建自测试一般包括测试矢 量生成电路（激励）、特征分析电路、比较分析电路，存储特征符号的ROM和测试控制电路，一般结构如图5所示。通过输入MUX选择测试还是断开测试回路，测试方式时，测试控制电路是用来产生测试向量施加时序的控制信号，测试矢量生成电路对被测电路施加测试矢量，特征分析电路对CUT的响应压缩，压缩后得到的特征符号与存储在ROM中的参考符号相比较，相同则无故障。断开测试回路时，CUT正常工作，由原始输入输入数据，原始输出输出结果。一个给定电路的内建自测试的效率与所选的测试矢量生成电路、特征分析电路的长度和测试矢量生成电路的结构有关。测试矢量越长，故障覆盖率越高，但测试效率也会降低。

图5 随机逻辑内建自测试结构

七、个人观点

目前装备系统和芯片的复杂化有加快增长的趋势，而当今能掌握的测试诊断方法面对复杂性增长如此迅速系统的测试验证几乎处于“无解”的状态，因此采用可测性设计技术简化复杂测试问题成为一种必然的选择，为可测性设计技术提供了良好的发展前景，然而，目前可测性设计技术在理论和应用环节上仍存在很多制约其发展的难点和技术问题，远不能满足复杂性增长对测试验证的需求。在未来的工作中，以下问题将是研究的热点：

（1）可测性设计与评估方法的研究。可测性技术的有效性对被测对象故障模式与测试验证机理的强烈依赖，以及可测性定量评估与表征方法的难题等为可测性理论和技术体系的建立带来了科学上的先天不足。从目前情况看，引入各种智能优化算法寻求可测性设计技术的简化和实用性会成为一种普遍接受的方法。所以，尽管存在复杂性、可复用性和准确性方面的缺陷，针对测试对象分类、分层次地建立可测性模型，以及定量与定性相结合可测性度量和评估方法可能是目前解决该问题比较现实的技术途径。这个问题还会在相当长的时间内困扰着可测性设计理论的发展。

（2）可测性设计的辅助工具研制。从可测性发展来看，没有有效的辅助工具，落实可测性设计要求是非常困难的。而美国测试界推出的TEAMS和eXpress两个工具软件，恰好弥补了这个不足。此外，新测试方法研究对可测性技术的引领作用非常突出，因此，有关IDDQ和BIST等测试方法的研究也会为下一代可测性设计技术发展产生重要的推动作用。

（3）另外，测试设备的成本可以达到天文数字，那么减少单个元件的测试时间能有助于增加测试设备的效率，对测试成本有重要的影响。在设计过程的早期阶段就考虑测试问题，就有可能简化整个检测流程。可以穷尽列举出所有可能的输入模式存在大量的冗余，即电路的一个错误被大量的输入模板所包含。检测出这个错误仅需要这些模板中的一个，而其他模板是多余的。也可以通过放宽所有错误都必须被检测出的要求而大量减少模板数量。例如，测试出最后一个可能出现错误的比例也许需要过多的模板，测试成本可能会大于最终的重置成本。而典型的测试过程仅需做到95%~99%的错误覆盖率即可。

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