基于FPGA步进电机细分驱动控制(5)

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频率 这种方法的优点是：用模拟电路可以比较容易地得到连续可调的脉冲信号。缺点是：用模拟电路设计脉冲信号发生器，精度有限，而且，抗干扰能力差，也难以用微机来拎制。 (2)单片机的方法

通常，单片机的时钟信号(clock)来源于晶振。所以，可以得到稳定度相当高的脉冲。因此，以子程序控制单片机运行一定数量周期的空操作即可构成定时器，根据定时器令输出端呈ON/OFF动作即可产生脉冲。

这种方法所的优点是：输出脉冲的稳定度很高。缺点是：如果所要求的脉冲周期不是单片机时钟 (clock)周期的整数倍时，实现起来就有一定的困难。而且，编制这样的汇编程序也不是一般的操作人员所能完成，如果要改变输出脉冲，程序就得重新写，显得较为烦琐。

(3)采用专用逻辑电路的方法

采用专用逻辑电路来设计脉冲信号发生器，即用硬件的方法来实现，可以在能够输出连续可调的不同频率的脉冲信号的同时，系统又具有更高的可靠性和稳定性。 结合上述几种传统的方法进行比较之后得出：我们可以采用可编程ASIC来实现步进电机的控制，其主要优点在于： ① 根据具休的逻辑要求来设计ASIC; ② ASIC具有较高的稳定性; ③ 应用较为简便;

④ 由于是数字集成电路，便于用微机控制;

控制电压

图2-7模拟电路实现原理图

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⑤ 现场可调。

所以，本研究课题就选用第(3)种方法，即用专用逻辑电路的方法来实现。本研究课题的目标是以VHDL为设计手段，以FPGA为目标载体，设计和实现一个可产生符合步进电机测试用途的脉冲信号发生器的专用数字集成电路系统。

2.8本文主要工作

本文设计并开发了一种基于FPGA 的正弦波可变细分步进电机驱动系统，独立完成其硬件及软件的设计。

1，能够利用FPGA实现步进电机的驱动和细分控制。

2，步进电机的控制系统脉冲信号发生器的输出脉冲能完成匀速、加速、减速且速率和加减速度都能做到连续可调。

3，为使步进电机能平稳的运行，并尽快从起点到达终点，步进电机按照以下方式运行：启动-匀加速- 匀速-匀减速-停止。从步进电机的数学模型入手，对步进电机连续均匀旋转的工作机理进行分析，分析在步进电机中应用空间电压矢量控制的思想。明确以细分驱动为基本思想控制绕组电流按给定理想电流波形变化的可行性；

4，以 FPGA 为核心控制器件，应用 ISE 综合性集成设计平台，在FPGA 芯片中编程实现步进电机控制器和驱动器的各个模块，使驱动和控制部分集成在 FPGA 中实现；

5，选择硬件电路所需的合适器件，搭建硬件电路。所选器件在满足设计要求的同时，要具有较好的性价比。并根据系统要求，设计一套简单、可靠的保护电路的设计；

6，进行大量的软件仿真调试，并对结果进行分析。 该驱动器主要技术指标：

(1)该驱动器将所有的控制功能集成到一片FPGA芯片中。 (2)对电流信号的测量精度必须达到10位以上。 (3)控制器输出信号的精度达到14位。

(4)该驱动器必须能够使步进电机转子绕组电流可以细分为72份，其细分数是从4到72之间的任意整数。

(5)通过串行口与上位机进行通讯，并可对电流PI调节器的参数进行

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在线调节。

7，该驱动器必须能够消除步进电机的低频振荡现象。

主要工作就是在对正弦波可变细分驱动技术的深入研究的基础上，确立总体方案。根据总体方案设计基于FPGA的正弦波可变细分步进电机驱动器的硬件部分以及编写适合在此硬件系统处于控制地位的FPGA芯片的VHDL程序。最终设计并调试通过了基于FPGA的正弦波可变细分步进电机驱动系统。

2.9本章小结

本章着重探讨了几种常见的步进电机的结构和工作原理及细分驱动的原理，其中对混合式步进电机的结构和原理做了较详细的论述；对正弦波细分驱动的原理做了必要的探讨。这样，我们可以进一步的了解步进电机的工作原理和正弦波细分驱动的原理，为以后的设计奠定扎实的基础。

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第三章FPGA以及VHDL语言

3.1 可编程逻辑器件的发展概况

当今时代是数字化的时代，是数字集成电路广泛应用的时代。随着微电子技术的发展，设计与制造集成电路的任务己不完全由半导体厂商来独立承担，设计师们更希望自己在实验室就能够设计出合适的专用集成电路芯片，并且短期内就能够投入到实际应用中去，因而出现了高密度可编程逻辑器件（HDPLD），它包括现场可编程逻辑器件(Field Programmable Gate Array，FPGA)和复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD ) 。

早期的可编程逻辑器件只有可编程只读存储器（Programmable Read-Only Memory, PROM )、紫外线可擦除只读存储器(Erasable Programmable Read-Only Memory ,EPROM)和电可擦除存储器（Electrically Erasable Programmable Read-Only Memory ,EEPROM)三种。由于结构上的限制，它们只能完成简单的数字逻辑功能。此后，出现了结构上稍复杂些的可编程芯片，即可编程逻辑器件(Programmable Logic Device，PLD ) ,其代表有:可编程阵列逻辑（Programmable Array Logic，PAL),可编程逻辑阵列(Programmable Logic Array, PLA )、通用阵列逻辑(Generic Array Logic, GAL)等，它们可以实现速度特性较好的逻辑功能，但由于其简单的结构，使得它们也只能实现规模较小的电路。可编程逻辑器件发展到今天出现了结构复杂的高密度可编程逻辑器件，包括现场可编程逻辑器件(FPGA)和复杂可编程逻辑器件(CPLD)。它们是在PAL和GAL等逻辑器件的基础之上发展起来的，同以往的PAL和GAL等相比，HDPLD的规模大，适合于复杂的逻辑电路应用场合，可以替代几十甚至上百块通用IC(Integrated circuits, IC)芯片。

PLD（Programmable Logic Device）是始于上世纪 70 年代，目前已形成了许多类型的产品，其结构、工艺、集成度、速度和性能等都在不断提高和改进。一般情况下，我们可按集成度对其分类，详见下图

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可编程逻辑器件（PLD） 简单（PLD） 复杂（PLD） PROM PLA PAL GAL CPLD FPGA

图3-1可编成逻辑的分类

最早的 PLD 是 1970 年制成的 PROM（可编程只读存储器），它由固定的与阵列和可编程的或阵列组成。它采用熔丝工艺编程，只能写一次，不能擦除和重写。

CPLD 即可编程逻辑器件，至少应包含三种结构：可编程逻辑宏单元，可编程 I/O 单元，可编程内部连线。在流行的 CPLD 中，Altera 公司的 Max7000系列器件具有一定典型性。其结构原理如图所示，

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图3-2 CPLD的I/O接口结构图

CPLD结构中包含有五个主要部分：逻辑阵列块（LAB），宏单元，扩展乘积项，可编程连线阵列（PIA），I/O 控制块。宏单元由三个功能块组成：逻辑阵列、乘积项选择矩阵和可编程寄存器。它们可被单独配置成为时序逻辑和组合逻辑工作方式。每个逻辑阵列块 LAB由 16个宏单元组成，多个 LAB 通过可编程连线阵列 PIA 和全局总

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