植球技术 Bumping Technology

植球技术 Bumping Technology

By Jacky Seiller

本文介绍先进封装中的植球技术。...选择最佳植球技术的一个关键因素就是应用板或PCB本身，因为它的最低设计规则必须与工艺的设定之球间隔兼容。 植球技术已经达到这样一个地步，它可能是先进封装大规模生产的一个节省成本的封装方案。与此同时，应该认识到工业有一个需要克服的学习曲线，并且如果要发挥植球技术的全部优势，必须小心使用这一技术。

芯片供应商必须在植球工艺的几乎每一步都要认真考虑大量的方案。什么植球技术最适合于该应用？在制造工艺的什么阶段应该实施植球？什么时候和怎样将测试与检查建立到整个工艺中去？只有这些与其它重要的问题都被提出 - 和解决 - 植球才可能成功。

植球选项

对于制造商来说，交付已植球的裸芯片可能是一个令人畏缩的任务。当然，满足最终用户仍然是底线，顾客正要求越来越小型化和包倒装芯片的概念集成到先进的方案中，诸如多

芯片模块、密间距液晶显示驱动器和甚至芯片上的系统(SOC, system on chip)。除了考虑诸如设计、工艺流程、晶圆测试、检查和品质保证等基本问题之外，已植球裸芯片供应商在投入一个内部工艺之前必须从各种技术方案中作出选择。

有不同的构造来评估与选择，所选择的方案必须集成到一个优化良好的工艺流程中。终端用户可以选择已植球的裸芯片，它将直接倒装在应用板上(图1a)。或者，裸芯片可以在测试之前贴装在倒装的BGA封装内(图1b)。最后，还有直接芯片安装(DCA, direct chip attach)方案，其中裸芯片安装在一个嵌入了无源元件的基板上(图1c)，整个模块贴装在印刷电路板上(PCB)。 进一步的观察

今天有五种基本类型的植球工艺在使用：焊锡模板(stencil)印刷(图2)、焊锡丝网(screen)印刷(图3)、焊锡或金的电解沉积(图4)、金茬植球与喷镀(gold stud bumping and sputtering)。所有都是晶圆级(wafer-level)操作，晶圆制造工艺完成之后，在此将晶圆植球。每一个都有其成熟的程度，每一个都有在选择正确工艺中必须考虑的特殊特征。在每一种情况中，一个供应商必须在转包合同和内部采取植球工艺之间选择。当然，转包合约的前提是，外部供应商具有以适当的成本按终端用户所要求的产量处理该工艺的能力与产量。

图二、锡膏沉淀时的焊锡模板印刷工艺

图三、锡膏沉淀时的焊锡丝网印刷工艺

图四、在焊锡或金电解沉淀之后的焊锡电镀工艺 图五、重新分布的已植球芯片

在选择最佳植球技术中的一个关键因素是应用的板或PCB本身，因为其最小的设计规则都必须适合所设定的工艺植球间距。例如，假定一个LCD驱动器具有60-70微米的硅焊盘间距。焊锡植球技术不能使用，因为所要求的间距太小，因此一般各向异性的导电薄膜(ACF, anisotropic conductive film)，和电解金植球技术一起，成为首选的方法。在这种情况中，基板是玻璃的，基板间距适合金植球技术的最小间距。

另一方面，对于高引脚数的芯片，焊盘可以交错排列在两行或列或更多的行列上，或者

甚至放在一个完全排列的矩阵上。在这种情况中，板的技术必须认真选择，以提供从中央锡球的逃出线路。使用的迹线之间的间隔、迹线宽度和通路孔(via)技术必须使得可以布线给中央锡球。

金电镀植球是一个广泛使用的工艺。其应用数不胜数(玻璃上芯片LCD驱动器、带自动接合、钟表工业、等离子显示驱动器等)，该技术已经有一段时间的良好稳定性。六英寸晶圆的金电解植球资源在欧洲、美国和亚洲都可以得到。可是，只有少数八英寸晶圆的生产线适合于该技术。

今天，对植球的需求正在迅速地增加。还有，投资内部植球线的决定通常是在考虑该工艺、顾客需求和技术需求之后才做出的。其它要考虑的问题是合格率、产量、最小间距、重新分布选择的可行性、与不同合金的兼容性(包括无铅方案)、毒性化学品的使用、废物处理和成本。

当发包植球加工时，多资源问题变得重要。找到两个兼容的植球资源总是不太容易的。这主要是因为在这个领域还没有普遍建立生产基础构造的标准。事实上，对已植锡球的元件的实际需求对工程数量比生产用量还更多。一个值得注意的例外是对于那些不适合引线接合技术的应用，因为小间距的要求或射频(RF)的限制，如由于引线和高引脚数的电感。

通常在现有的芯片上植球比全部重新设计它、将新的设计符合植球设计规则更节省成本。得到评估样品的交付周期短得多，它消除了建立一套新的模板和投入专门用于植球的一个特殊扩散批号的需要。可是，如果一个原设计为引线接合的元件有焊盘位置和与焊锡植球设计规则不兼容的间距参数，那么完全重新设计该芯片可能是必须的。另一个方案是使用重新分布层(RDL, redistribution layer)，当可能的时候。 重新分布层(RDL)的优点和缺点

RDL是通过在芯片顶面增加钝化与金属层形成的，按照焊锡植球工艺的设计规则重新分配焊盘位置(图五)。这个增加的步骤，作为植球工艺的可选择部分完成，它可缩短周期时间并加速工程样品的交付。不利因素是如果锡球位于有源区的上面它可能影响元件的可靠性和电气性能。还有，一般相当昂贵，增加高达50%的植球工艺成本。

今天一般推荐的设计规则包括200微米的边缘间距和250微米的行距。对于大多数焊锡植球技术，短期边缘间距和行距分别为130微米和180微米。对于小间距元件的批量生产，一般最好是按照这些经过证明的规则而不是使用RDL直接设计或重新设计该芯片。这一点是假设：已经开发和确认了输入/输出(I/O)库；有源区的植球已经确认可行；芯片将要倒装的应用PCB的设计规则适合芯片上的间距。

从具有高输入/输出(I/O)数的芯片中央引出信号在一个完全矩阵的锡球中是不容易的。这个问题可以使用更多层的PCB技术来解决，或者在间距、通孔尺寸和迹线/间隔尺寸方面使用更激进的设计。主要由于最终用户用来布线的PCB技术的高成本，通常小间距PCB技术的整个生产成本高得多。

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另一个设计有关的限制是球材料的电流密度能力(A/cm)。在这个方面保守一点是明智

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的。例如，对于共晶SnPb焊锡的最大电流密度是大约4200A/cm。电迁移可能在这一点开始产生，视环境条件而定，如连接点温度。最大推荐电流一般在50-300mA范围，取决于其它因素，象钝化开口、连接点温度、UBM(under-bump metallization)直径与材料。重分布层也可能变成一个电流的瓶颈。 无铅方案

焊锡植球通常使用铅基合金(共晶63/37SnPb、10Sn/90Pb或5Sn/95Pb)。现在对无铅材料使用的趋势正在增长。使用中的主要合金是96.5Sn/3.5Ag和95.5Sn/4.0Cu/0.5Ag。熔点

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温度大约为220-230°C，它要求250°C的回流温度。对于其它基于铋和锑的无铅合金温度可能甚至更高。这造成对有机基板使用的一系列限制。考虑用于倒装芯片工艺的无铅合金

在温度、助焊剂、多次回流、锡膏和清洗工艺方面必须适合于应用板上其它元件的装配。无铅合金的可靠性也必须适合于从低端到高端产品应用的宽间距，以及适合于从消费电子到汽车电子的市场。

确认潜在的无铅合金特性的工艺还没有建立好，大量的研究工作还在进行中。对成本的影响也可能是很大的，应该认真评估。最后，无铅解决方案的多供应点是困难的。实际上，三元合金似乎更适合于植球工艺，如模板印刷或丝网印刷，虽然会难于控制电镀期间成分的稳定性。几个国际小组在该领域非常活跃，向无铅材料的迈进或许将在未来几年获得动力。 工艺流程限制

当把植球结合进批量生产运作中时，工艺流程不得不认真计划，以避免成本与周期时间的大幅增加，以及合格率降低。在结合植球工序之前的正常流程由晶圆(wafer)制造、厚度减小、电气晶圆挑选和发货到装配等工序组成。植球操作可以在晶圆制造、厚度减小或电气晶圆挑拣之后。

因为植球工艺合格率是受晶圆厚度影响的，在植球之前减小晶圆厚度是有缺点的。这一限制的影响可能是重大的。例如，在便携式产品中，最终装配的厚度是一个关键因素，经过一个标准厚度减小工艺的晶圆厚度通常对与八英寸晶圆大约为375微米。这通常不适合植球工艺，如果合格率要保持在一个可接受的窗口，它要求至少大约550微米的厚度。在这种情况中，可能需要在植球之后减小晶圆厚度。已植球晶圆的处理 - 发运、安装、切片和倒装芯片处理 - 在薄芯片上变得更加关键。最后，已经焊锡植球的晶圆的厚度减少成本更加高，部分是由于处理期间使用的材料，但也因为与未植球的晶圆比较产量减低了。 如果只有植球转包加工，把植球工序放在刚好晶圆制造之后意味着晶圆必须发包给外部供应商，然后回来作晶圆厚度减小。在这个运作期间，球必须有专门的在前面的粘性金属箔或者由一种在完成之后以化学方法去掉的保护层来保护。这样一来，晶圆的前面必须使用等离子或者化学工艺来清洗。需要这样来保证残留物将不会影响倒装芯片贴装后的底部充胶的粘附，并避免潜在的残留物对可靠性的任何影响。

在电气晶圆分类(EWS, eletrical wafer sort)之后植球比其它方案具有一个优势。电气测量已植球的晶圆是不容易的，因为软的锡球材料可能粘在探针的末端。这样可能降低EWS产出，因为必须对探针作经常清洗。当然，在植球之前EWS是以植球工艺对焊盘上的探测产生的痕迹不受影响为前提的。只有少数一些工艺允许在植球之前有这些痕迹。有必要对晶圆作电子映射，并确认电子映射格式与将要在植球之后使用的晶圆检查系统是兼容的。 在EWS之前完成植球消除了在探针留下痕迹的焊盘上植球的问题。可是，在EWS之前植球要求倒装芯片设备能够使用电子映射跟踪好的芯片。几乎所有芯片贴装设备，包括倒装芯片焊接器，都可以做这个。最后的告诫，如果植球在测试之后完成，那么不能发觉植球工艺对芯片电气完整性的任何影响。 测试方案 当然，在已植球的晶圆上做电气测试是植球工艺的关键部分。在边缘焊锡球和甚至一个两排交错排列的结构中。可以使用一个标准的探测卡结构。探针测试，包括形状与材料，可以优化以减小测试机的停机时间和探针的清洁频率。在多于两排的矩阵中，需要用垂直探测卡技术来访问位于芯片中央的锡球。垂直探测大大地消除了材料粘附在探针上的问题(图六、七)。另一方面，垂直探测所需的引线把测试频率局限在不超过几百兆赫。

图六、标准环氧探测痕迹

图七、垂直探测

在选择测试技术之前，测试机参数，如偏移、速度、探针清洁频率和测试温度范围，应该考虑。在高温时，焊锡合金可能软化，造成锡球变形。另外，垂直探测卡的成本比标准数脂探测卡的成本高得多 - 达到十倍之高，取决于构造、引脚数、供应商和产量等因素。在已植球的RF芯片的情况中，芯片必须倒装安装在封装中并且在发货之前以高频内部测试，该测试可以在封装之后进行。测试机偏差也可以设定，以从电器上发觉丢失的锡球。

植球工艺产生经常通过晶圆视觉检查所发现的缺陷。完全100%的光学检查是成本高的，只能在这一操作的成本符合应用的成本目标或者顾客要求的时候使用。对于批量生产，检查可以自动化，使得有可能使用统计过程控制(SPC, statistical process control)。计算机化的结果既成本低又较可靠。到目前为止，SPC只有一些植球服务的供应商使用，这个方法的许多方面还处在研究之中。 物理测量与检查方法 锡球必须测量，以保证锡球高度在规格之内和验证在一个单一芯片内的共面性。必须保证锡球有足够的共面性，以适合下面的倒装芯片工艺，包括上助焊剂和与迹线接触。这对于金球尤其重要，它比锡球小得多，因此在ACF中的倒装芯片这种情况中对共面性差更为敏感。 100%测量操作可能是费时的，例如，只是测量一个晶圆上的40000锡球都要求几个小时。这使得低率抽样方法对于这类型品质保证(QA)的危险性与时间是一个好的折衷方案。幸运的是，植球工艺对高度和直径而言一般足够保证其一致性，因此100%测量是没有必要的。在晶圆内仔细选择的位置上测量一些球已经足够了。对于植球技术的特征化，有必要决定晶圆内球高度变化的范围，它决定于植球工艺类型。例如，电镀工艺有系统地在晶圆中央提供比边缘较小的球，这是由于用来极性化球座的种晶的电阻。

X射线控制是确保球没有空洞和空洞在规格之内的一个好方法。今天，无空洞植球工艺是不存在的，普遍认可的规格是X射线检验的空洞直径不大于球直径的30%。这个规格实用性有限，因为在回流之后，球的直径不再是一个参考。合理的参数或者是UBM尺寸或者是钝化开口。因为这个空洞规格问题还是一个未解决的问题，所以必须让X光设备能够发现小至10微米的空洞。另外，所有专门用于控制或者视觉检查的设备都必须与晶圆映射兼容。 植球工艺的验证

一个植球产品的验证可以几种不同方式完成。球本身可以独立于应用之外验证，顾客关心最终倒装芯片产品的验证。在这个情况中，植球工艺的验证将集中在植球工艺，以及球的结构和结构的进化(例如金属间化合层)、剪切试验与温度循环，和老化。

如有必要，球可以直接在应用上验证。由于应用本身(基板材料、底部充胶)的应力影响只能在倒装芯片之后用作验证的目的而测量。另一方面，独立于应用板之外来验证球是没有意义的，因为那些试验经常决定于温度变化和温度膨胀。一个倒装芯片连接的可靠性决定于应用的温度范围、球的材料与结构、植球与倒装芯片工艺、以及其它诸如助焊剂、底部充胶和基板等材料。

任何应用的总的合格率与可靠性也决定于贴装在应用板上的硅芯片和无源两种元件的数量。最终顾客经常要求品质的评估，有时包括芯片级的可靠性测试。发展这样一个工艺的决定很大程度上取决于其对整个应用成本的影响。反过来，这又联系到象复杂性、集成在应用中的元件数量和市场方面的因素。该方法对于一块只有单个小芯片倒装在低成本的单层板上，和对于多芯片倒装模块与无源元件一起贴装和集成在一块非常复杂和高密度的PCB上是不同的。

失效分析是不容易的，因为芯片是倒装的，并且经常密封在底部充胶材料或者成模化合物中。一个方法使用非破坏性方法，它利用象X光这样的分析工具，允许检查几个点的同时又保持装配的完整性。没有其它化学或机械失效分析过程可以使分析更容易。音速声学显微技术可以帮助，但是今天的传感器的分辨率与灵敏度不足以可靠地检查出硅与装配材料(基板、底部充胶)中的空洞或短路。而且，分辨率还不足够好到可以准确地发现UBM界面处的脱层。

涉及使用化学品、等离子和机械工艺来去掉材料的破坏性分析有时提供一些有趣的信息，但是由于残留物、不受控的材料腐蚀和其它这类寄生的效果，经常使解释更加困难。破坏性和非破坏性两种方法都可有利地使用。这个应该怎样进行决定于目标成本和终端产品的市场方面。 Reference

J.H. Lau and Y.H.Pao, Solder Joint Reliability of BGA, CSP, Flip Chip adn Fine Pitch SMT Assemblies, McGraw Hill, 1997.

Jacky Seiller, process adn specific projects manager for back-end and assembly engineering, can be contacted at STMicroelectronics, 12, rue Jules Horowitz, BP 217, F-28019 Grenoble Cedex, France; +33 476 58 50 55; Fax: +33 476 58 55 29; E-mail: jacky.seiller@st.com. (A 06/26/2001)

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