DC使用全书(Design - Compiler)(8)

Optimizations Constraints -> Design Constraints，弹出Design Constraints对话框后在Max Area域中填入0即可（如图4-8所示）。

DC学习---第五章 设计的综合与结果报告

作者：未知 时间：2010-08-15 15:12:15 来自：网络转载 5.1 设计综合

设计综合使用compile命令进行（该命令对当前设计有效），该命令的格式如下： compile

-map_effort low | medium | high

-area_effort none | low | medium | high -incremental_mapping

-map_effort：综合器映射的努力程度，有low, medium, high三个选项，缺省为medium

-area_effort：综合器面积优化的努力程度，有low, medium, high三个选项，缺省为同map_effort的值

-incremental_mapping：值是综合器在前一次综合结果的基础上进行进一步优化，不改变电路结构

例5-1（综合ddfs设计，各选项均使用缺省值）： current_design ddfs compile

在图形界面中，选中ddfs设计，选择Tools -> Design Optimization菜单。在弹出的对话框中点OK即可（如图5-1所示）。

综合过程中，屏幕上会显示综合的进程，如图5-2所示。其中第一栏为综合所花费的时间；第二栏为电路面积；第三栏为负的时延裕量；第四栏为所有负的时延裕量的总和(TNS)；第五栏反映了设计规则的违反程度。从图5-2中可以看出，该电路的面积为118107.5μm2，时延比约束值相差0.07ns，即时钟周期可以达到5.07ns（约束值为5ns）。

例5-2（在刚才总和结果的基础上用高映射努力程度进行进一步优化）：

current_design ddfs

compile –map_effort high –incremental_mapping 在图形界面中，选中ddfs设计，打开前面提到的设计优化对话框，点击More Map Options按钮，即可弹出Map Options对话框。在其中选中Incremental Mapping复选框，点OK。在设计优化对话框中的Map Effort下选中High选项，点OK即可（如图5-3所示）。

这一次综合的进程如图5-4所示，可见虽然在时延上没有改进，但电路面积较上一次综合已经有所减小。

5.2 设计结果报告 5.2.1 报告时延信息

使用report_timing命令可以报告时延信息（该命令对当前设计

有效），命令的格式如下： report_timing -to <路径终点列表> -from <路径起点列表> -nworst <路径数>

-to <路径终点列表>：需要计算时延的路径的终点 -from <路径起点列表>：需要计算时延的路径的起点

-nworst <路径数>：报告的路径数（缺省为1，由时延裕量最小的路径开始报起）

注意：缺省情况下，报告向屏幕输出，若要将报告写入文件，可在命令行后用 “>” 或 “>>”引出文件名。其中， “>”将新建一个文件，获将原文件覆盖； “>>”用于在原文件末尾填加。 例5-3（将ddfs设计中的时延信息输出到文件 “./report/report1.rpt” 中，共输出5条路径）： current_design ddfs

report_timing –nworst 5 > “./report/report1.rpt” 5.2.2 报告面积信息

使用report_area命令可以报告时延信息（该命令对当前设计有效）。

例5-4（将ddfs设计中的面积信息添加到文件 “./report/report1.rpt” 中）： current_design ddfs

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