嵌入式3G无线视频监控系统硬件设计与仿真

嵌入式3G无线视频监控系统硬件设计与SI仿真

摘 要：提出了一种基于DaVinci平台的嵌入式3G无线视频监控系统的解决方案，该方案充分利用WCDMA网络的高带宽，可进行两路视频的同步监控。对系统的硬件设计进行了深入的探讨，设计了各个功能模块。应用Hyperlynx软件与IBIS模型对硬件PCB设计进行了仿真分析，有效地解决了系统DDR2接口电路中出现的反射、串扰等信号完整性（SI）方面的问题，充分保证了高速PCB设计的质量和速度。相比传统的有线视频监控，该方案更加灵活，使用范围更加广泛。

关键字：DaVinci；无线视频监控；PCB设计；DDR2；信号完整性 中图分类号：TP303 文献标识码：A

Hardware design and SI simulation of embedded 3G

wireless video surveillance system

HUANG Shuai, XU Xue-mei, XU Wei-qin, ZHOU Wen

(Institute of Physics, Central South University, Changsha, Hunan, 410083)

Abstract：A solution of embedded 3G wireless video surveillance system based on DaVinci platform is proposed, which takes full advantage of the high-bandwidth of WCDMA network and can realize two-way video surveillance parallelly. The hardware design was discussed in depth and various functional modules were designed. Simulation analysis of hardware PCB design was maked by use of Hyperlynx software and IBIS models. The signal integrity (SI) problems, which usually appeared in DDR2 interface circuit such as reflection and crosstalk, were resolved effectively. And the quality and speed during high-speed circuit PCB design were fully guranteed. Compared to traditional wired video surveillance, this solution is more flexible and can be used more widely.

Key words: DaVinci; wireless video surveillance; PCB design; DDR2; signal integrity

0 引言

在如今的信息社会，视频监控广泛应用到电力系统、电信机房、城市交通、小区治1 系统结构与工作原理 安等领域。但是，由于监控点分布范围散、系统主要由视频采集前端、WCDMA无数量多、距离远、甚至地处偏僻，传统的有线通信网络与Internet，监控服务端三个部分线视频监控难以实现[1]。无线通信技术的日组成，系统结构如图1所示。系统基本工作益发展，传输带宽不断提高，基于多种无线原理是：摄像头采集到模拟视频信号经过数传输手段的视频监控以其特有的灵活性成字化、 视频压缩编码后，通过WCDMA模为视频监控新的发展方向。随着3G的正式到块进行无线发射，视频数据通过过WCDMA来，移动通信数据网络为承载视频监控数据网络和INTERNET发送到视频监控中心或的传输提供了更好的条件和保障[2]。本文采各种接入INTERNET的移动终端，如手机，用TI公司的DaVinci系列双核DSP PDA等。监控中心和移动终端对视频流进行TMS320DM6446作为系统核心处理器，利用解码，即可看到监控现场的实时视频画面，基金项目：中国博士后基金资助项目（20070420825）；中南大学博士后基金资助项目； WCDMA无线网卡E1750进行数据无线发射用户还可发出指令对监控前端进行远程操 与接收，详细介绍了3G无线视频监控系统的控。由于采用3G无线通信网络，相比传统的硬件设计方案以及高速PCB设计中的信号

完整性分析和仿真策略。

CDMA/GPRS网络，带宽得到大幅的提高。CDMA峰值速率为153.6Kbps，而目前WCDMA网络下行速率可达14.4Mbps，上行速率5.76Mbps，这为高质量视频传输奠定了很好的基础。 WCDMA INTERNET WCDMA模块 TMS320DM6446 视频采集前端 监控服务端 图1 3G无线视频监控系统结构 2 系统硬件设计与实现

该系统采用独立于计算机的嵌入式设计方案，以双核DSP处理器TMS320DM6446（以下称DM6446）为核心，主要由音视频采集模块，音视频数据编码模块，存储器模块，电源模块以及无线发射模块组成，硬件结构如图2所示。

2.1音视频编解码模块

音视频编解码模块为系统的核心模块，系统采用DM6446芯片和相应外围芯片构成。DM6446是TI公司推出的高集成度的SoC视频芯片，包括一个ARM子系统、一个DSP子系统和一个视频处理子系统(VPSS)，同时还带有一个图像协处理器VICP和各种丰富的外设，其中ARM采用ARM926EJ-STM内核，主频达297MHz，DSP采用C64x+内核，主频达594MHz，指令数更是高达4752MIPS[3]。与前代DSP产品DM64x相比，成本降低了50%。DM6446具有ARM9内核，可以运行常见的嵌入式操作系统（如Linux，WinCE），具有强大 的系统管理和外设控制能力。因此采用DM6446 DSP处理器在速度、功耗、成本上与多芯片系统相比具有较大的优势。 Nand Flash K9F1208 视频解码 CVBS S-video TVP5150 CVBS CCDC EMIF S-video 视频解码 TVP5150 UART CVBS/VGA视频输出 VENC

图2 3G无线视频监控系统硬件结构图

2.2音视频采集模块

系统中的视频解码芯片使用TVP5150，该芯片支持两个复合视频或一个S端子输入。为充分利用无线网络带宽，系统使用两片TVP5150实现两路视频信号的同步采集编码以及传输。 DM6446只有一路像素同步信号PCLK，不能实现多路视频的同步输入，一般都将多路视频输入设计为选通方式[4]。在本系统中，使用一块CPLD对两路视频信号进行同步，然后将16bit（2路8bit的RBT656视频数据）的数据传输到DM6446的CCD[0:15]，如图3所示。DM6446利用IIC接口通过CPLD对TVP5150进行控制和状态读写。TVP5150地址通过对芯片的YOUT7/IIC引脚进行上拉（0xBA）和下拉（0xB8）可实现地址的分配。除让两路视频的同步输入，CPLD还可起到电平转化的作用，将TVP5150的3.3V电平转换为DM6446的1.8V的IO电平，减少电平转换元件的使用。系统使用TI公司的TLV320AIC33作为音频编解码器，可与DM6446的音频串行接口（ASP）无缝连接。系统工作时，DM6446与AIC23B 的数据交换的协议采用DSP模式，控制接口采用IIC，音频为立体声Line输入（不进行音频功率放大，噪声相对较低）。 TVP5150 YOUT[0:7] 8 DM6446 INTREQ SCLK SCL 16 CCD[0:15] SDA CPLD PCLK XC2C128 TVP5150 I2C-CLK SDA I2C-DAT SCL GPIO47 SCLK INTREQ 8

图3

+1.2V四种，系统主电源为5V，其余电压均由5V电源供给。1.2V为内核供电，1.8V除了为DM6446的I/O与DDR2内存供电，3.3 V需要给大部分外设供电。本设计使用DC-DC稳压器TPS54310作为系统电源的供给芯片，可以持续输出3A的电流且符合系统5V主电

双路视频同步采集电路 压的输入。ARM启动DSP模式[5]下，ARM核

2.3存储器模块

系统的存储模块主要包括NAND flash、

DDR2以及USB接口移动硬盘。DM6446中的

ARM内核具有16KB用于boot的ROM，为了

存储系统程序和Linux内核，系统需要额外

扩展持久性存储芯片。NAND Flash可集成

度高，价格便宜，系统使用NAND flash存储

器来存储启动代码和数据，也可以存储文件

系统等信息。DM6446内部RAM容量太小，

系统工作时必须使用外部RAM来装载内核

镜像以及文件系统，视频数据在传输和处理中也需要大容量的RAM来进行数据暂存，

故系统中使用两片数据宽度为16位的DDR2存储器组成宽度为32位的外部随机存储器，作为整个DM6446系统的缓冲中心。为方便数据的本地保存，系统可以通过USB2.0接口连接移动硬盘等大容量存储设备，保存好数据后可以拔下取走。

2.4 3G无线发射与接收模块

无线发射与接收模块使用华为无线上网卡E1750，该模块使用WCDMA无线通信网络，支持上行最高速率HSUPA 5.76Mbps；支持下行最高速率HSDPA 7.2Mbps。该速率远高于传统的CDMA与GPRS通信网络速率。该网卡使用USB接口，可与系统编解码模块的USB接口直接相连。DM6446的USB接口工作在主模式，无线网卡与移动硬盘作为系统的从设备。由于无线网卡需要系统USB接口提供电源，考虑DM6446的USB接口的输出功率有限，在设计USB接口时需要提高其输出功率。一个简单方法就是外接电源，USB设备使用电路板上5V电源独立供电，而不使用DM6446的USB接口的供电电压。

2.5 电源管理模块

系统电源分为+5V, +3.3V, +1.8V及

应先于DSP核上电或两者同时上电，但内核电压要早于I/O电压上电。可将TPS54310（Core）的PWRGD引脚与TPS54310（I/O）的SS/ENA引脚相接，只有当TPS54310(Core)的输出电压稳定后，PWRGD引脚才会输出高电平，这样可以保证当内核电压（同时上电）输出稳定后，TPS54310（I/O）才会输出电压，严格确保了上电次序。系统设计TPS3307-18D电源监控芯片监控板上的多个电源，一旦某个电源的电压降到一定的门限值以下时,就强制进入复位状态。 3 硬件信号完整性分析与仿真

在高速电路中，互连线成为具有分布函数的传输线，从而出现反射、串扰和延时等信号完整性问题。系统中工作频率最高部分为DSP与DDR2的接口电路，DM6446的ARM与DSP核心分别工作在297MHz和594MHz，DDR2接口控制器设定输出时钟频率为189MHz，双边传输速率达到378Mbps（从而确定DDR2仿真时钟为189MHz，数据线仿真频率为189MHz）。如此高的数据流速不得不考虑硬件设计的信号完整性。下面应用Hyperlynx仿真软件和IBIS模型[6]对DDR2接口进行信号完整性仿真分析，根据仿真结果做出优化设计。

3.1系统特性阻抗与PCB叠层设计

特性阻抗是影响传输线电路中信号完整性的一个主要因素。阻抗控制必须结合系统叠层设计，好的系统叠层方案可以大大减小EMI及串扰[7]的影响。DM6446的管脚数为361，至少需要4层信号层才能将所有信号线由DSP管脚完全扇出，板层分布的做如下设计：SIG1/GND/ SIG2/VCC3.3/VCC1.8_1.2/ SIG3/GND/SIG4。根据DSP管脚间距（31mil）和焊盘直径（15mil），设定扇出线的线宽为5mil，安全间距5mil。由于低特性阻抗时串扰与累加时延相对较好，系统选择50欧姆

特性阻抗。通过调节各层参数，将各层的特性阻抗都控制在50欧姆左右，最后确定叠层设计如图4所示，电路板厚度为62.3mil。

(a)

图4 系统PCB叠层设计

3.2反射分析

反射指信号功率经过传输线传送给负载，未被负载完全吸收，返回到源端。阻抗不匹配是形成反射的根本原因[8]。由于数据线为双向传输，在系统中终端连接都为单一负载，故优先考虑采用串联端接。串联端接进行源端匹配，消除信号的二次反射且无须直流源相连，只需一个元件，有利于高密度布线。DDR2中，数据线采用ODT技术，ODT相当于戴维南匹配，起到终端匹配的作用。系统中DM6446的DDR2控制接口并不提供ODT功能，所以数据线的阻抗匹配必须自行设计。系统使用图5所示的双向源

(b)

图6 DM6446读写DDR2数据眼图(a)读操作，(b)写操

作；①未端接，②进行端接

3.3串扰分析

多条平行线，其中某一线的串扰为其他

几条线对其串扰的综合结果[9]。然而实际中

端端接方案，利用DM6446与DDR2的IBIS

一般只需计算相邻两线间的串扰，其余线对

模型，通过Hyperlynx软件仿真确定端接电

其的串扰相比忽略不计。系统布线时，为保

阻的数值分别为：RS(A1)=10欧姆，证信号时序同步，特将数据线DDR_D[0:7]，

MT47H64M16BTRS(A2)=47欧姆。 DQ0DQS0和DQM0作为一组进行布线，此时同 TL18WGFZ组内数据线间的串扰问题必须认真考虑。由10ohms47ohmsDDR_0_BIT050.3ohms 306.219ps于远端串扰波形峰值远远大于近端串扰波 2.000inCELL:A0CELL:B0CELL:C0 RS(A0)RS(B0)Stack up 在189MHz下的仿真结果如图6所示，图5 数据线端接仿真模型 可以看出端接匹配后的信号质量明显好转， 信号的抖动很小，这样设计的数据线噪声容

限与IC设计的几乎不变。

峰值，线网峰值串扰电压将远端串扰作为主要考察对象。对信号线DDR_D0，DDR_D1以及DDR_D2进行串扰仿真，DDR_D0与DDR_D2在DDR_D1上的远端串扰电压仿

真结果如图7与表1所示。根据仿真结果，在进行阻抗匹配的情况下，增大线间距可以大幅减小串扰电压，但同时会增大PCB布线面积，增加系统成本。因此，不改变线间距而减小线间耦合距离是一个很好的办法，如线④所示，当耦合距离进一步减小时，串扰峰值电压也会进一步减小。

图7 DDR2读数据时DDR_D1串扰电压仿真

表1 仿真结果对比

耦合 双向 线间 串扰峰值 距离

端接 距 电压 ① 3inch 否 5mil 353.3mV ② 3inch 是 5mil 111.7mV ③ 3inch 是 10mil 58.3mV ④

1.5inch

是

5mil

86.7mV

4 结语

本文详细介绍了基于DaVinci双核平台的3G无线视频监控系统解决方案，采用独立于PC机的嵌入式设计，系统灵活性大大增强，适用范围也更加广泛。该平台可使用MPEG4，H.264等视频编解码算法，还可加入运动目标检测，人脸识别等算法，实现智能视频监控。本文对系统的硬件设计进行了深入的探讨，设计了各个功能模块。应用Hyperlynx软件与IBIS模型对硬件PCB设计进行仿真分析，有效地解决了系统DDR2接口电路设计中出现的反射、串扰等信号完整性方面的问题，充分保证了设计的质量和设计速度，缩短产品的设计周期，做到了一次投板成功。

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黄帅(1985-)，男，湖南长沙人，硕士研究生，主要研究方向：高速系统设计与DSP应用；

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