SOC结课论文封面和要求(2)

2．2．4 设计整合和布局布线

把多个设计文件转换合并到一个设计库文件中，并把整合后的设计输入到Altera公司的QuartuslI工具，将综合过的网表中的逻辑门映射到FPGA的内部资源中，如ALUT等。

布局是指从映射取出定义的逻辑和输入输出块，并把它们分配到FPGA内部的物理位置，布线是指利用自动布线软件使用布线资源选择路径试着完成所有的逻辑连接。 2．2．5 时序分析

在设计实现过程中，在映射后需要对一个设计的实际功能块的延时和估计的布线延时进行时序分析。而在布局布线后，也要对实际布局布线的功能块延时和实际布线延时进行时序分析。时序分析不仅可以检查出我们代码设计中的时序问题，还可以检查出由于布局布线产生的时序问题。在本设计中用Altera公司的TimeQuest来进行时序分析，通过对原型设计增加时序约束，提高了工作主频和减少了关键路径的延时。在设计中经常存在时序违约的情况，这时需要查看违约的关键路径，然后查找原因，进行修改后再进行时序分析，重复整个过程直到满足要求。

2．2．6 镜像文件的生成和下载配置

QuartusII经过整合、布局布线等一系列操作后，最终会生成一个配置FPGA的位流文件(.sof洛式)，然后利用QuartusII的Programmer工具，通过USB Blaster下载到FPGA，此时FPGA实现了原SoC设计的功能，原型验证环境搭建完成。 3 FPGA原型验证测试激励的设计

测试程序在FPGA基原型验证中起至关重要的作用，现在的SoC设计很多都采用IP复用的方式，本文所设计出的测试程序有可重用性好、功能覆盖率高和调试简易等特点。

测试程序的基本框架如图5所示，具体模块的测试程序只需要根据框架所提供的接口进行编写相应的测试程序即可，代码主要由以下四部分组成：

(1)系统启动部分。主要包含系统的异常向量表和系统启动后设置ARM内核的配置程序，如各种模式下的堆栈设置、开启或关闭FIR和IRQ、设定中断向量表等，在Boot_gfd．s中提供了跳到测试程序的接口。

(2)模块测试部分。在此部分根据各个模块的功能，编写相应的测试函数，系统在执行时会调用这些函数，完成我们各个模块的功能测试。

(3)头文件部分。为了方便代码的编写和理解，在tyoedef．h文件中对系统的数据类型做了重新定义并包含了部分公用函数的宏定义。一个SoC系统中拥有大量的寄存器，在本设计中用Register．h文件来存放这些寄存器地址的宏定义。

(4)Scatter文件部分。scatter文件是用来描述删连接器生成映像文件时需要的地址映射信息和加载域信息。

下面以UART模块为例，在此框架下根据其接口编写相应的测试程序。

验证计划：通过待验UART与PC进行通信来验证其功能是否正确，主要验证的功能点有：1)寄存器读写；2)三种工作模式普通模式、自流控模式、LoopBack模式；3)奇偶校验；4)波特率；5)FIFO触发级。

测试程序：根据上边的功能点可以划分两个测试的基本的函数，一个是寄存器读写的测试函数UART_RWTst()，还有一个就是UART工作配置函数UART_Config()，这个函数提供一个接口，通过这个接口可以配置UART的工作模式、奇偶校验方式、波特率大小、FIFO触发级。在更高层的测试应用程序中调用配置程序，变化配置参数，使其与PC进行收发数据，然后查看或比对数据，判别其功能是否正确。测试程序文件结构如图5所示。

验证结果：当待验UART向PC发送数据时，在PC的超级终端会显示这些数据，UART功能验证结果可通过观测或数据比对来判断，如图6所示。

4 结论

同样的测试激励程序在此原型平台的执行速度要比SDV(Software driven verification)平台快4～6个数量级。本验证平台的搭建过程中对其进行了形式验证和时序分析，大大减少了在原型设计中由于FPGA实现而导致的错误。本平台的软件测试程序具有接口简单、易调试、可重用性好等特点，笔者在此原型平台下完成了部分模块的验证，有效地提高了验证效率，缩短了项目的开发周期，加大了流片成功率。

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