ic半导体测试基础（中文版） - 图文(6)

并行测试法

有些测试系统拥有per pin PMU的架构，这允许它进行并行的漏电流测试。所谓并行就是所有的输入管脚同时而独立地施加电压并进行电流测量——驱动逻辑1到所有的输入管脚，同时测量它们的电流；接着驱动逻辑0到所有的输入管脚，再去测量它们的电流。测量的结果与程序中设定的边界相比较以判断器件通过与否。

并行漏电流测试的优点在于其速度快，所有的待测管脚同一时间测试完毕，节省了大量测试时间。缺点有二，一是因为所有管脚同时施加相同的电平，管脚间的漏电流难以发现；二是要求测试机拥有per pin PMU结构，增加了硬件成本。

图4-17.并行测试（IIL/IIH） 集体测试法

部分测试系统能够进行集体漏电流测试（群测），就是单个的PMU连接到所有的输入管脚，在同一时间测量整体的电流：驱动所有输入管脚到逻辑1点平，测量总电流；再驱动所有输入管脚到逻辑0点平，测量总电流。测量的结果与程序中设定的边界相比较以判断器件通过与否。

集体测试法的电流边界是基于器件规格书中的单独管脚的限定而设置的，如求和。如果实际测量的电流值，则我们通常需要按照前面介绍的串行/静态测试法对每个管脚进行独立的测试。群测法对COMS器件的测试效果较好，因为COMS器件的输入阻抗较高，通常我们测得的都是0电流，如果有异常，表现很明显。部分情况下不能使用群测法，如有特定低阻抗的输入管脚，外接上拉、下拉等情况，它们消耗的电流必然较大。

群测法的优点自不必说，能在短时间内迅速地进行漏电流的测试而不必强调per pin PMU结构，算是融合了串行和并行各自的优点；但是有缺点也是必然的：测试对象有限，只能运用于高输入阻抗的器件；单独管脚的漏电流无法知道；出现fail的情况必须用串行/静态测试法重新测试。

图4-18.集体测试（IIL/IIH） 故障寻找

打开datalogger观察测量结果，测试某个器件后，其测试结果不外乎以下三种情况： 1. 电流在正常范围，测试通过；

2. 电流高于上限或低于下限，测试不通过，但是电流在边界附近或在机台量程之内，偏差较小；

3. 电流高于上限或低于下限，测试不通过，且电流不在边界附近或在机台量程之外，偏差较大。

当测试不通过的情况发生，我们首先要找找非器件的原因：将器件从socket上拿走，运行测试程序空跑一次，测试结果应该为0电流；如果不是，则表明有器件之外的地方消耗了电流，我们就得一步步找出测试硬件上的问题所在并解决它，这和我们之前介绍的电流类测试是一致的。

Datalog of: IIL/IIH

Serial/Static test using the PMU

Pin Force/rng Meas/rng Min Max Result

PIN1 5.250 V/8V 1.0na/20uA -10.0uA 10.0uA PASS PIN1 0.000 V/8V 0.0na/20uA -10.0uA 10.0uA PASS PIN2 5.250 V/8V 20.4ua/20uA -10.0uA 10.0uA FAIL PIN2 0.000 V/8V 0.0na/20uA -10.0uA 10.0uA PASS PIN3 5.250 V 8V 1.0na/20uA -10.0uA 10.0uA PASS PIN3 0.000 V/8V -1.0na/20uA -10.0uA 10.0uA PASS PiN4 5.250 V/8V 1.0na/20uA -10.0uA 10.0uA PASS PIN4 0.000 V/8V -18.6ua/20uA -10.0uA 10.0uA FAIL

上面的datalog显示pin4的测量值偏离了边界，但是还在测量范围之内（<20uA），这是

情况2的情形，这可能是器件本身的缺陷引起，也有可能由晶圆制造过程中的异变或静电对管脚的伤害造成。从datalog中我们可以看出，这是器件内管脚到VDD端的通路出了问题导致了漏电流——给管脚施加GND电平时有电流从VDD端经器件流往PMU，引起负电流。需要的话可以通过电阻代替法校验PMU的准确度以保证测量的精度。 而pin2的测量值则属于情况3的情形，实际测量值超出了量程，PMU设置了自我保护，给出了接近满量程的测量值，这种情形基本可以确定器件存在一系列的重大缺陷。从datalog中可以看出这是管脚到VSS端的问题引起的漏电流——给管脚施加VDD电平有正向电流从PMU经器件流往VSS端。

DC参数测试（10）- Resistive Input(阻抗输入) & Output Fanout(输出扇出)

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全新小尺寸无线微控制

器

可支持多个网络堆栈 最佳低功耗睡眠模式 可连接其他外部闪存 提供极低的发送功耗 均采用256 kB的闪存 输入结构－高阻/上拉/下拉

一些特定类型的输入管脚会有上拉、下拉或其他的阻抗性关联电路，器件的规格书中可能会定义其电流的范围，例如80pA到120uA，此范围表明设计人员对这个管脚在规格书中规定的条件下的电流值期望在100uA左右。既然每个管脚可能吸收的电流不尽相同，那么就要对他们进行独立测试，集中测试法就不能在这里使用了，推荐的是并行测试法，有效而迅速。阻抗性输入也可能影响器件的IDD电流，这取决于每个输入管脚上施加的电平。

图4-19.CMOS电路输入类型 输出扇出

扇出指的是器件单个的输出管脚驱动（或控制）下游与之连接的多个输入管脚的能力，其根本还是输出电压和电流的参数。

前面我们单独地说了些输入和输出的一些参数，如IIL/IIH、VOL/IOL、VOH/IOH，现在我们来看看应用电路的设计工程师如何使用这些参数。图4-20显示了器件输入和输出各项参数的关系。在大多数的应用中，各种各样的芯片通过直接的互联完成相互间的通信，这意味着器件的某个输出管脚将会连接到一个或几个其他器件的一个或多个输入管脚。

图4-20.输入与输出的参数关系 需要将一系列的器件运用于同一个系统的应用工程师需要知道每个输入管脚的电压和电流要求以及每个输出管脚的电压和电流驱动能力，这些信息在器件的规格书中会定义，我们测试程序要做的就是提供合适的测试条件，测试器件以保证满足这些已经公布的参数的要求。下面是规格书的例子： Parameter Description VOH VOL IIL IIH Output HIGH Voltage Output LOW Voltage Test Conditions VCC = 4.75V, IOH = -2.6mA VCC = 4.75V, IOL = 24.0mA Min 2.4 -800 Max 0.4 150 Units V V μA μA Input Low Load Vin = 0.4V Current Input High Load Current Vin = 2.4V 注意：TTL和CMOS电路的扇出是不同的，多数CMOS电路拥有高阻抗的输入结构，其扇出实际上是不受限制的，换句话说，只要时间上足够，一个CMOS的输出能驱动任意多的CMOS的输入。CMOS的输入如同电容，越多的输入连到一起，电容值越大。驱动这个大“电容”的前端的输出就需要足够的时间对其进行冲放电——逻辑0到1的转换时，充电将电平拉高至VIH；1到0的转换时，则放电将电平拉低至VIL。同样，在测试时器件的输出要克服测试系统输入通道上的寄生电容。 呵呵，最后我们来做个测验：结合图4-20和规格书中的参数，朋友们算一下，当输出端驱动低电平时，它能驱动多少输入管脚？驱动高电平时，它又能驱动多少管脚？在应用上，我们能为此输出端最多连接多少输入管脚？ 第四章.DC参数测试（12）- IOS test 输出短路电流（output short circuit current） 输出短路电流（IOS），顾名思义，就是输出端口处于短路状态时的电流。下面是一款器件的规格书中关于IOS的部分： Parameter IOS Description Output Short Circuit Current Test Conditions Vout = 0VVDD = 5.25V *Short only 1 output at a time for no longer than 1 second Min Max -85 -30 Units mA 测试目的 IOS测试测量的是，器件的输出管脚输出逻辑1而又有0V电平施加在上面的时候，输出管脚的阻抗。此项测试确保当器件工作在恶劣负载条件下其输出阻抗依然能满足设计要求，并且在输出短路条件下其电流能够控制在预先定义的范围内。这个电流表征器件管脚给一个容性负载充电时可提供的最大电流，并且此电流值可用于计算输出信号的上升时间。 测试方法

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