数字电路及逻辑实验指导书Quartus(2)

数字电路及逻辑实验指导书

仿真步骤如下：

（1） 在工具栏中选择Settings>Simulator Settings>Simulation mode，设置仿真方

式为功能仿真或时序仿真。

（2） 创建波形文件：File>New>Vector Waveform File。

（3） 选择仿真节点：View>Node Finder。添加波形文件的引脚。 （4） 设置仿真时间: Edit>End time :1us Grid Size:100us

（5） 设置波形或数据：利用窗口左侧图标进行设置。 （6） 存储波形文件：File>Save As。

（7） 波形模拟仿真：Progressing>Start Simulation。或点击工具栏中仿真图标。

2.4 基于QuartusII的编程下载

（1） 编程下载： Tools> Programmer>Configure (hardtype : ByteBlaster MV)。 （2） 功能调试：在LP-CPLD2900数字实验平台上验证电路功能。

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第三章 数字电路及逻辑实验

逻辑电路根据输出信号对输入信号响应的不同分为两类：组合逻辑电路（简称组合电路）与时序逻辑电路（简称时序电路）。

在组合逻辑电路中，电路在任一时刻的输出信号仅仅决定于该时刻的输入信号，而与电路的原有的输出状态无关。从电路的结构上看，组合逻辑电路的输出端和输入端之间没有反馈回路。

在时序逻辑电路中，任何时刻电路的输出不仅取决于该时刻的输入信号，也取决于电路过去的输入。一般来说，它是由组合逻辑电路和存储电路两部分组成，并形成反馈回路。

3．0 一位半加器的设计

3．0．1实验内容

试设计两个一位二进制变量a、b相加，输出本位和s及进位c的逻辑电路。 3．0．2设计方法

1、利用真值表法，写出最简与或逻辑表达式

输入变量 a b 0 0 0 1 1 0 1 1 输出变量 s c 0 0 1 0 1 0 0 1

s = a’b+ab’=a⊕b c =ab

逻辑符号名：xor---异或门 ; and2---两输入与门。

2、根据最简逻辑表达式，用QUARTUSII图形输入法，画出逻辑电路。

3、平面编辑、编译及下载调试。

4、用Verilog HDL连续赋值语句assign描述。 module fadd(a,b,s,c,ledcom);

input a,b;

output s,c,ledcom ;

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wire a,b,s,c ; assign ledcom=1;

assign s=!a&&b||a&&!b; assign c=a&&b;

endmodule 5、用Verilog HDL门原语设计上述逻辑功能（考核点）

设计发挥：设计一位全加器（学生自选）

真值表如下： A B Cin 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 表达式如下：

Sum Cout 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1

S=A⊕B⊕Cin

Ci=(A⊕B) Cin+AB

3．1 译码器的设计

3．1．1概念

译码器是一种多输出组合逻辑部件，它能将n个输入变量变换成2的n次方个输出函数，并且每个输出函数对应于n个输入变量的一个最小项。 3．1．2设计内容

试设计一个具有使能端的2:4译码器，要求使能输入端g = 0时，允许对输入的二进制代码进行译码，对应的输出端输出0，其它输出端输出均为1。当使能输入端g = 1时，禁止对输入的二进制代码进行译码，译码器的输出y0、y1、y2、y3均为1。 3．1．3设计方法

1、建立真值表，利用公式法或卡诺图法写出最简与或许逻辑表达式

使能控制 输入端 G A1 A0 1 0 0 0 0 X X 0 0 0 1 1 0 1 1 输 出 端 Y3 Y2 Y1 Y0 1 1 1 1 1 1 1 0 1 1 0 1 1 0 1 1 0 1 1 1 7

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y0’=g’a1’a0’; y1’=g’a1’a0 ; y2’=g’a1 a0’; y3’=g’a1 a0; y0=(g’a1’a0’)’;y1=(g’a1’a0)’;y2=(g’a1 a0’)’;y3=(g’a1 a0)’; 逻辑符号名：nand3---三输入与非门 ; not---非门。

2、根据最简逻辑表达式，用QUARTUSII图形输入法，画出逻辑电路

3、平面编辑、编译及下载调试。 4、用三目条件运算符描述

module decoder (g,a1,a0,y3,y2,y1,y0,ledcom) ; input a1,a0,g ;

output y3,y2,y1,y0 ; output ledcom ; assign ledcom=1 ;

assign y0=(!g&&!a1&&!a0)?0 :1 ; // 信号=条件？表达式1：表达式2； assign y1=(!g&&!a1&&a0)?0 :1 ; assign y2=(!g&&a1&&!a0)?0 :1 ; assign y3=(!g&&a1&&a0)?0 :1 ; endmodule

5、试用Verilog HDL case语句描述上述逻辑功能（考核点）

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3．2 数据比较器的设计

3．2．1概念

在数字系统中，经常需要比较两个数的大小，用来完成两个数码比较的数字逻辑电路称为数据比较器。 3．2．2内容

试设计一个两位数据比较器，当a1a0>b1b0时g=1, 当a1a0

3．2．3设计方法

1、建立功能表，利用公式法或卡诺图法写出逻辑表达式。 比较输入 a1 b1 a0 b0 a1 > b1 X a1 < b1 X a1 = b1 a0 > b0 a1 = b1 a0 < b0 a1 = b1 a0 = b0 比较输出 g s e 1 0 0 0 1 0 1 0 0 0 1 0 0 0 1 注： X 表示任意值 g = a1b1’ + (a1b1+a1’b1’)a0b0’ = a1b1’+ (a1☉b1)a0b0’ s = a1’b1 + (a1b1+a1’b1’)a0’b0 = a1’b1 + (a1☉b1)a0’b0 e = (a1b1+a1’b1’) (a0b0+a0’b0’) = (a1☉b1) (a0☉b0)

符号名：xnor---同或门；xor---异或门；and2---与门；or2---或门；not---非门。

2、根据最简逻辑表达式，用QUARTUSII图形输入法，画出逻辑电路

3、平面编辑、编译、仿真及下载调试。

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