简易数字信号传输性能分析仪 - 图文

2011年全国大学生电子设计竞赛陕西赛区

竞赛设计报告封面

作品编号： （由组委会填写）

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作品编号： （由组委会填写）

参赛队编号 （参赛学校填写） 学校编号 1 8 组（队）编号 0

5 E 选题编号 说 明

1. 为保证本次竞赛评选的公平、公正，将对竞赛设计报告采用二次编码； 2. 本页作为竞赛设计报告的封面和设计报告一同装订； 3. “作品编号”由组委会统一编制，参赛学校请勿填写；

4. “参赛队编号”由参赛学校编写，其中“学校编号”应按照巡视员提供的组 委会印制编号填写，“组（队）编号”由参赛学校根据本校参赛队数按顺序编排，“选题编号”由参赛队员根据所选试题编号填写，例如：“0105B”或“3318F”。 5. 本页允许各参赛学校复印。

简易数字信号传输性能分析仪（E题）

摘 要

本设计根据竞赛E题的要求而设计。系统主要由信号发生器、低通滤波器组、和数字信号分析模块组成。

信号发生器以FPGA设计，可实现单极性NRZ码或曼彻斯特码的TTL电平输出和伪随机序列的输出。

低通滤波器组包括电平转换电路、滤波器组和加法电路三部分组成。电平转换电路用于将TTL电平转换为单输出；滤波器组基于低噪声运放设计，由三个固定增益的低通滤波器组和衰减网络两部分组成，以满足通带增益可调的要求；加法电路用于所传输的数字信号与噪声的叠加。

数字信号分析电路以数字锁相环为核心进行设计，能够提取所接收数字信号中的同步信号并进行跟踪锁定，实现眼图显示所需的触发信号。

在设计过程中，对各单元电路模块进行了测试，并在正文中给出测试结果。

报 告 正 文

一 设计任务

设计一个简易数字信号传输性能分析仪，实现数字信号传输性能测试；同时，设计三个低通滤波器和一个伪随机信号发生器用来模拟传输信道。简易数字信号传输性能分析仪的框图如图1 所示。图中，V1 和 V1-clock 是数字信号发生器产生的数字信号和相应的时钟信号；V2 是经过滤波器滤波后的输出信号；V3 是伪随机信号发生器产生的伪随机信号；V2a 是V2 信号与经过电容C的V3 信号之和，作为数字信号分析电路的输入信号； V4 和V4-syn 是数字信号分析电路输出的信号和提取的同步信号。

图1-1 简易数字信号传输性能分析仪框图

二 设计论证

1. 方案的比较与选择

方案一：基于MCU进行设计。该方案中，以MCU为核心，配以适当的外围模块电路实现信号发生、滤波和信号分析。由于题中伪随机信号码元速率高，而且数字信号速率分为10档，以软件方式实现同步信号的提取和显示眼图困难大。

方案二：基于PLD的设计。该方案的数字信号和伪随机信号采用PLD实现，滤波采用模拟滤波器实现，同步信号的提供和显示均以硬件方式实现。该方案采用纯硬件实现，具有易于实现和重构、性能稳定等优点。

通过分析比较上述两种方案，本设计采用方案二，因为在FPGA芯片中采用硬件实现具有实时性强的特点，此外，还可利用FPGA强大的逻辑单元进行系统功能的重构和扩展。 2．方案描述

本设计中，使用Altera公司的CycloneIII系列EP3C25芯片产生M序列，用来作为带传输的数字信号和噪声，作为数字信号的m序列信号经过电平转换，进入低通滤波器，再进行增益控制后与作为噪声的伪随机信号进入加法器，模拟在实际信道传输时叠加了噪声的数字信号，经过接收滤波器并进行电平转换后，用Xilinx的开发板进行所接收数字信号的分析，其中的位同步信号可由数字锁相环提取，也可来自数字信号发生板上的时钟。最后将位同步信号与接收信号一起送入示波器的两个通道，调整触发源及水平扫描周期同步接收信号，即可显示出眼图。

三 理论分析与计算

1. 低通滤波器设计

根据题目要求设计衰减不少于40dB的巴特沃斯滤波器，截止频率分别为100kHz，200kHz，500kHz。

输入数字信号先经过低通滤波器，得到在特定频带内时域传输波形，再把该信号通过压控电源滤波器对其进行增益控制，即输出信号幅度的调整。

100K滤波器通道选择增益选择与控制输入信号200K滤波器输出信号500K滤波器 图3-1 滤波器组的构成

参数计算：（以通频带500k为例） 根据频率的计算公式：

中心频率 fo=1/(2πRC)

通带截止频率 fp=0.37fo 算得参数如表1所示：

表1 低通滤波器参数计算 截止频率(Hz) 500K R1 732 R2 1.69K R3 2.49K R4 3.4K C1 820PF C2 100PF C3 120PF C4 100PF 2. m序列的产生

根据设计要求的m序列的特征多项式，在FPGA中实现满足要求的线性反馈移位寄存器。用按键改变m序列信号的波特率，使其按10Kbps步进可调，波特率的其上升沿控制给定的m序列，利用线性反馈移位寄存器产生需要的m序列，作为待传的数字信号。线性反馈移位寄存器的结构如下：

D1C0=1c1D2c2Dn-1DnCn-1Cn=1+++

图3-2线性反馈移位寄存器的结构

其产生m序列的特征多项式为：

f(x)?c0?c1x?c2x???cnx?1?1?2?n??cix?ii?0n

上升沿控制波特率给定m序列产生m序列按键3.同步信号的提取

接收信号的位同步信号提取采用数字锁相实现，针对不同速率的接收信号，调整数字锁相环中分频器的分频比，通过环路调整，实现位同步信号提取。基于FPGA易于实现该数字锁相，本设计采用XilinxNEXYS3FPGA开发板实现设计。系统的性能与设计难点在于鉴相电路产生的窄脉冲的宽度与控制电路加减脉冲宽度的关系控制。实现原理框图如3-3。

输入信号鉴相电路控制电路时钟源 图3-2 波特率可变的m序列产生框图

分频器位同步信号

图3-3 数字锁相原理框图

4．眼图的显示

在基本要求中，用数字信号发生器提供的时钟信号作为显示眼图的外部触发信号，加在示波器的一个垂直通道上如CH1上，接收的带有噪声的数字信号加在示波器的另一个垂直通道上如CH2上，触发方式为TV-H，并将触发源选为CH1，调整示波器水平扫描周期与接收信号同步即在示波器上出现稳定的眼图图形。在发挥部分中，将由接收信号中经数字锁相提取的位同步信号接入示波器的的一个垂直通道如CH1，接收的带有噪声的数字信号加在示波器的另一个一个垂直通道上如CH2，触发方式为TV-H，并将触发源选为CH1，调整示波器水平扫描周期与接收信号同步使得示波器上出现稳定的眼图图形。

由接收的眼图可以看到噪声对信号传输的影响，即眼皮的厚度的变化。完成对数字信号传输性能的分析。眼图显示框图见图3-4。

通道1位同步信号示波器经数字信号分析电路输出的带有噪声的接收 信号通道2

图3-4 眼图的接收图

四 硬件与固件设计

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