基于DDS技术的任意波形发生器(6)

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局部信号来对其进行置位复位操作，如果选择旁路这个触发器，则该LE配置成一个纯组合型的逻辑电路，查找表的输出直接驱动LE的输出。每个LE含有两个输出信号，一个用来驱动与之相邻的8个LE，一个用来驱动通往全局的高速信号线。这两个信号可以分别控制，即该LE的组合逻辑和触发器可以互不影响，这一特性可以使触发器得到更好的利用。

FLEX10K中的每个LE中含有两条快速连线，一条是快速进位链，用来实现高速计数器和加法器等功能;另一条是级连线，可以实现诸如地址译码等输入数目很多的逻辑功能单元。

在连线资源上，Altera采用了高度层次化的结构。首先，每8个LE排列在一起，局部形成了一个高一个层次的单元，称为LAB(Local Area Block局部逻辑块)，每个LAB内部之间有延间很小的连线资源，8位以内的计数器等电路可以在一个LAB里高速实现。

在整个电路布局上，所有LAB规则地按照行列排列，在每两行之间存在着行连线，通过它LAB可以与同行的其它LAB连接。列方向上情况相同。行和列存在互相驱动的连线。由于LAB单元布局的关系，一个芯片中的行连线组数少于列连线，所以它们是不对称的。以10K10为例，其内部有3组行连线，每组144根;而列连线有24组，每组24根。行连线设计成两种长度，一种与芯片等宽，一种只有一半宽度。两种宽度的连线可以使左右半区的布线互相独立，提高了布线的灵活性。

FLEX10K系列还在芯片内部嵌入了可编程的存储器单元，称为嵌入阵列块(EAB-Embedded Array Block)每个EAB共有2048位存储位，可以按照需要配置成256x8、51 2x4、1024x2、2048xl等几种方式，还可以把几个EAB按照这几个配置拼接成其它的RAM大小，除了用做RAM，EAB还可以作为一个8、16、32、64输入变量的查找表逻辑用来产生控制信号。基于FLEX器件的上述优点，它能够提供片上RAM，所以这次设计选择了EPF10K10LC84芯片作为DDS处理的FPGA芯片。该芯片具有10000个可用门、576个LE、72个LAB、三个EAB，能够提供6144位RAM、53个I/O引脚和多个特殊功能输入引脚，完全能够满足设计的需要。

4.3.2芯片的下载电路

芯片的下载是指将芯片的配置文件输入到PLD器件中，从而完成对芯片的编程，使芯片实现指定功能。Altera公司为不同系列器件提供了不同的编程与配置方式，常用的下载方式有BitBlaster下载、ByteBlaster并行下载以及ByteBlasterMV并行下载。

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本设计选用了ByteBlasterMV并行下载方式，实际上Altera公司的器件在实际应用中大都采用这种下载方式，这种下载方式支持两种数据下载模式:被动串行同步(PS)模式和JTAG模式。本设计选用了后一种模式。

下载电路一般分为两部分，一部分电路在编程下载电缆中，另一部分在用户板上。使用ByteBlasterMV并行下载方式时，只需将下载电缆25芯并口端同计算机的打印机接口(也就是常说的LPT口)相连，将下载电缆的10芯接口端同目标印制板上的相应插座相连。如图4-6所示

图4-6 ByteBlasterMV方式连接

下载电缆主要是由总线隔离电路组成，可以白己制作。

4.3.3芯片的应用功能及使用配置

在本设计中，FPGA有三个功能，其主要功能是进行DDS处理，生成任意波形;第二个功能是作为锁存器，将单片机低8位地址与数据进行分离;第三个功能是作为一个与非门，提供给液晶显示使用。在作为DDS芯片时，该芯片表现出一种类似8255的可编程特性。与这三个功能对应，FPGA芯片内部由锁存器模块、DDS处理模块、和与非门三个模块组成。

1.引脚及其功能

该芯片共有84个引脚，除去下载电路和电源、地线所用去的引脚外，还有53个I/O引脚和2个全局输入时钟引脚可供使用，本设计使用了其中38个引脚，下面按照其实现的功能将它们分成三组，各引脚功能说明如下:

第一组实现锁存器功能，将单片机低8位地址从总线中分离。作为输入的信号有AD0—AD7，接单片机P3口。锁存器输出为A0—A7，作为分离后的低七位地址信号输出。ALE引脚作为锁存器控制信号，低电平时锁存，外部接单片机ALE引脚。

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第二组实现DDS数据处理功能，作为DDS处理模块，需要连接数据总线，和地址总线。地址总线一共有3根，用来寻址DDS内部的8个命令字寄存器，数据总线一共有8根，用来与单片机交换数据。前者可以和锁存器模块的输入总线共用，后者和锁存器模块的输出地址的低三位连接，因此，它们不占用引脚。CLK作为全局时钟信号，为DDS芯片提供工作时钟;DDS引脚作为片选信号，低电平有效，此时可以将数据写入命令字寄存器。作为DDS模块的输出有两组:ADP0-ADP7，ADV0-ADV7，ADP0-ADP7作为波形幅值控制信号输出，接第一个D/A转换器的数据端输入，其输出作为第二个D/A转换器的参考电压，以达到控制幅值的目的。ADV0-ADV7接第二个D/A转换器的数据端输入，到达生成任意波形的目的。

第三组实现与非门功能，输入信号为WR、RD，输出信号为EN，分别接单片机的WR、RD引脚和液晶显示的EN，为液晶显示芯片提供使能信号。

2.DDS模块的命令字

DDS模块的命令字比较多，一共有8个，每个都是8位，通过3位地址线寻址。第一个命令字是幅值命令字，用来控制输出波形的幅值，取值范围是0-255，可以将输出电压划分为255个电压等级。第二个命令字是波形数据命令字，它主要存放即将写入查找表中的数据(参考图2-1)。第三个命令字是查找表地址命令字，它主要存放选中的查找表的地址。第四、五、六个命令字是分频系数命令字，一共24位，用来将输入的全局时钟分频，作为相位累加器的时钟源，3个命令字中依次为低八位、中八位、高八位。第七个的命令字是频率控制命令字，主要存放频率控制字，频率控制字一共12位，它存放其中低八位，最后的命令字是控制命令字，其中高四位用来存放频率控制字的高四位，最低位用来控制查找表的写入，当它为高电平时，将波形数据命令字中数据写入查找表地址命令字中的地址。该命令字的第二位控制启动波形生成，当它为高电平时，DDS模块开始输出波形，当它为低电平是，停止输出波形。

当欲输出指定波形时，首先控制DDS芯片停止输出波形，然后将欲输出的波形的数据一个一个字节的输入到查找表，然后送入各个命令字，一切准备就绪后，往控制命令字写入数据，启动波形输出。

3.芯片与单片机连接方式

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A0-7ALEALEA0A1A2锁存器 ADP0-7 D0-7 ADV0-7ADV0-7ADP0-7AD0-7A10DDSWE80C196KCWRRD与非门ENFPGA

图4-7芯片与单片机连接方式

本设计中，单片机与芯片的连接方式如图4-7所示。可以看出，当作为DDS数据处理芯片时，该芯片作为单片机的外围电路使用。在DDS与单片机连接时，采用了直接访问方式，直接访问方式就是将DDS模块的接口作为存储器或I/O设备直接挂在单片机总线上，单片机以访问存储器或I/O设备的方式操作液晶显示模块的工作。在寻址方法上，选用了线选法，其具体做法为:将存储器或外设芯片的全部地址线与系统地址总线的地位线一一对应相连，便可完成对片内某个存储单元的地址选择，随后将剩余的系统地址总线高位中的某一根直接用来作为某一存储器或外设芯片的片选信号线。在本设计中，将DDS模块的地址线与系统地址的低三位相连。芯片以DDS引脚作为片选信号，接单片机的地址中A10，因此DDS中8个命令字寄存器的地址是:OB0H—OB5H。使用线选法的好处是可以省去译码电路，使电路变得简单，但是会造成地址空间的浪费以及地址重叠问题，在本设计中，外设较少，不需要扩展ROM、RAM，因此，比较适合采用这种方法。

4.4外设及接口电路实现

4.4.1液晶显示

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液晶显示作为单片机的外围电路，起着提供人机交互界面和提供系统运行状态的作用，市面上的液晶显示屏很多，大多都已集成了液晶显示控制电路。选用何种控制芯片的显示屏就决定了液晶显示屏的工作方式。根据本设计需要，选用了精电的MGLS19264液晶显示屏。该液晶显示屏内置2块HD61202U液晶显示驱动控制器。这种液晶显示屏电路简单，价格便宜，并且易于操作。其工作特性如下:

? 拥有128x64位(1024字节)的显示存储器，其数据直接作为显示驱动信号。 ? 8位并行数据接口，适配M6800系列时序。 ? 128路列驱动输出。

? 简单的操作指令显示开关设置，显示起始行设置，地址指针设置和数据读/

写等指令。

? 低功耗，在显示期间功耗最大为4mW。 ? 宽电压工作Vcc=2.7V-5.5V Vee=0V -10V。 MGLS19264接口定义如表4-1所示。

表 4-1 MGLS19264接口

序号 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

符号 CSA CSB GND Vcc V0 D/I R/W E DB0 DB1 DB2 DB3 DB4 DB5 DB6 DB7 状态 输入 输入 —— —— 输入 输入 输入 三态 三态 三态 三态 三态 三态 三态 三态 三态 功能 片选A 片选B 电源地 逻辑电源正 液晶显示驱动电源 寄存器选择信号 读/写选择信号 使能信号 数据总线（最低位） 数据总线 数据总线 数据总线 数据总线 数据总线 数据总线 数据总线（最高位） MGLS19264接口信号中的两个片选信号的组合定义见表4-2。

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