基于DDS技术的任意波形发生器(3)

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PLD采用硬件的方式实现逻辑功能，相对于软件方式结构更加简单，因此可靠性更高，同时PLD不会出现单片机中程序跑飞的现象。又使用PLD器件减少了实现系统所需要的芯片数目，在印刷电路板上的引线及焊点数也随之减少，所以系统的可靠性得到了提高。

(3)工作速度快

PLD器件的工作速度快，工作可以达到几百兆Hz，这是单片机以及DSPs都无法达到的。使用PLD后实现系统的电路级数又减少，因而整个系统的工作速度会得到提高。

(4)提高系统的灵活性

在系统的研制阶段，由于设计错误或任务的变更而修改设计的事经常发生。使用不可编程器件时，修改设计就要更换或增减器件，这是一件相当麻烦的事，有时还不得不重新制作印刷电路板。使用PLD器件后情况大不一样，由于PLD器件引脚比较灵活，又有可擦除可编程的能力，因此对原设计进行修改时，只需要修改原设计文件再对PLD芯片重新编程即可，而不需要修改电路布局，对于具有ISP能力的PLD，甚至不需要拔下芯片，直接对芯片进行在系统编程即可，这就大大地提高了系统的灵活性。

(5)缩短设计周期

PLD器件集成度高，使用时印刷电路板电路布局布线简单;性能灵活，使用它修改设计方便开发工具比较先进，自动化程度高。因此，使用PLD可大大缩短系统的设计周期，加快产品投放市场的速度，提高产品的竞争能力。

(6)增加系统的保密性能

现在的控制器件如单片机等保密性能差，实际上没有单片机能够绝对做到不被解密。PLD以保证不被他人解密，防止被他人非法仿制。

(7)降低成本

使用PLD器件实现数字设计时，如果仅从器件本身的价格考虑，有时还看不出它的优势，但影响系统成本的因素是多方面的，综合考虑，使用PLD的成本优越性是很明显的。首先，使用PLD器件修改设计方便，设计周期缩短，使系统的研制开发费用降低;其次，使用PLD器件使印刷线路板面积和需要的插件减少，从而使系统的制造费用降低;再次，使用PLD器件能使系统的可靠性提高，维护工作量减少，进而使系统的维修服务费用降低。总之，使用PLD进行系统设计能节约成本。

3.2.2 PLD的分类

根据结构特点可将PLD划分为简单PLD、CPLD和FPGA三类。

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简单PLD主要指早期的可编程逻辑器件，包括可编程只读存储器(PROM)、可编程逻辑阵列(PLA)、可编程阵列逻辑(PAL)和通用阵列逻辑(GAL)。它是由与门阵列、或门阵列组成，能够以积之和的形式实现布尔逻辑函数，因为任意一个组合逻辑都可以用与或表达式来描述，所以简单PLD能够完成大量的组合逻辑功能，并且具有较高的速度和较好的性能。

CPLD由GAL发展而来，可以看作是对原始可编程器件的扩充。它通常由大量可编程逻辑宏单元围绕一个位于中心的、延时固定的可编程互联矩阵组成。其中可编程逻辑宏单元结构较为复杂，具有复杂的I/O单元互联结构，可根据用户需要生成特定的电路结构，完成一定功能。众多的可编程逻辑宏单元被分成若干逻辑块，每个逻辑块类似于一个简单PLD。可编程互联矩阵根据用户需要实现I/O单元与逻辑块以及逻辑块与逻辑块之间的连线，构成信号传输的通道。由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，而可编程逻辑单元又是类似PAL阵列，因此从输入到输出的布线延时容易计算得到。可预测延时的特点使CPLD便于实现对时序要求严格的电路设计。

FPGA通常包含3类可编程资源:可编程模块、可编程I/O块、可编程内连线。可编程逻辑块排列成阵列，可编程内连线围绕着逻辑块。FPGA通过对内连线的编程，将逻辑块有效的组合起来，从而实现用户要求的特定功能。

3.3 FPGA/CPLD设计技术

随着微电子技术与工艺的飞速发展，可编程逻辑器件的发展取得了长足的进步。从早期的只能存储少量数据，完成简单逻辑功能的PROM、EPROM、EEPROM，到今天已经发展成可以完成超大规模的CPLD和FPGA。随着工艺技术的发展与市场需要，超大规模、高速、低功耗的新型FPGA/CPLD不断推陈出新。新一代的FPGA甚至集成了CPU(中央处理器)或DSP(数字处理器)内核，在一片FPGA上进行软硬件协同设计，为实现SOPC(System on Programmable chip片上可编程系统)提供了强大的硬件支持。FPGA/CPLD已经成为PLD器件的主流。

3.3.1基本原理及特点

简化的FPGA/CPLD的结构由4部分组成:输入输出模块、二维逻辑阵列模块、连线资源和内嵌存储器模块。输入/输出模块是芯片与外界的接口，完成不同电气特性下的输入输出功能要求；二维逻辑阵列模块是可编程逻辑的主体，可以根据设计灵活地改变连接与配置，完成不同的逻辑功能；连线资源连接所有的二维阵列模块和输入输出模块，连线长度和工艺决定着信号在连线上的驱动能力

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和传输速度；内嵌存储器结构可以在芯片内部存储数据。

FPGA和CPLD的内部机构稍有不同，FPGA的二维逻辑阵列模块是基于查找表(Look Up Table)结构的，如Xilinx的Spartan、Virtex等系列和Altera的Flex、Acex、Apex系列等。而CPLD的二维逻辑阵列模块是基于乘积项(Product-Term)结构的，如Xilinx的XC9500系列(Flash工艺)，Altera的MAX7000(EEPROM工艺)和Lattice的部分产品(EEPROM工艺)。

通常，FPGA中寄存器资源比较丰富，适合做同步的时序电路较多的设计；CPLD中组合逻辑资源比较丰富，适合做组合逻辑电路较多的设计。一般FPGA较CPLD规模大、集成资源丰富、速度快。因此，FPGA多用于数字信号处理，而CPLD多用于逻辑控制。但是对用户而言，FPGA和CPLD的设计方法是类似的，使用EDA软件的设计过程也没有太大的差别。设计时，只需根据所选器件型号充分发挥器件的特性就可以了。

FPGA/CPLD作为新一代的PLD器件，由于其基本原理的特殊性，除了具有一般PLD的特点以外，还具有一些白己的特点：

? 规模越来越大。随着VLSI工艺的不断提高，单一芯片内部可以容纳上一百

万个晶体管，芯片的规模也越来越大。单片逻辑已逾百万，如XilinxVertex-II xc2v8000己经达到了800万门的规模。芯片的规模越大所实现的功能也就越强。

? FPGA/CPLD开发工具智能化功能强大。现在，FPGA/CPLD开发工具种类繁

多、智能化高、功能强大。应用各种工具可以完成从输入、综合、实现到配置芯片等一系列的功能。还有很多工具可以完成对设计的仿真、优化、约束、在线调试等功能。这些工具易学易用，可以使设计人员更能集中精力实现电路设计，快速将产品推向市场。

? 新型FPGA内嵌CPU或DSP内核，支持软硬件协同设计，可以为作为片上

可编程系统的硬件平台。

3.3.2设计方法

1.新兴的EDA硬件电路设计方法

20世纪80年代初，在硬件电路设计中开始采用CAD(Computer Aided Design计算机辅助设计)技术，开始仅仅是利用计算机软件来实现印刷电路板的布线，以后慢慢地才实现了插件板规模地电子电路的设计和仿真。在我国所使用的工具中，最有代表性的设计工具是Tango和早期的ORCAD，它们的出现，使得电子电路设计和印刷板布线工艺实现了自动化，但还只能算自下而上的设计方法。随着大规模ASIC的开发和研制，为了提高开发的效率和增加己有开发成果的可继

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承性，以及缩短开发时间，各种新兴的EDA工具开始出现，特别是HDL的出现，使得传统的硬件电路设计方法发生了巨大的变革，新兴的EDA设计方法采用了自上而下(Top Down)的设计方法。所谓自上而下的设计方法，就是从系统总体要求出发，自上而下地逐步将设计内容细化，最后完成系统硬件的整体设计。

各公司的EDA工具基本上都支持两种标准的HDL，分别是VHDL和Verilog-HDL。利用HDL语言对系统硬件电路的自上而下设计一般分为三个层次。如图3-1所示:

规格设计行为级描述行为级仿真RTL级仿真RTL级描述逻辑综合优化门级仿真输出门级网表

图3-1自上而下设计系统硬件地过程

第一层次为行为描述，它是对整个系统的数学模型的描述。一般来说，对系统进行行为描述的目的是试图在系统设计的初始阶段，通过对系统行为描述的仿真来发现系统设计中存在的问题。在行为描述阶段，并不真正考虑其实际的操作和算法用什么方法来实现，考虑更多的是系统的结构及其工作过程是否能达到系统设计规格书的要求，其设计与器件工艺无关。

第二层是寄存器传输描述RTL(又称数据流描述)。用第一层次行为描述的系统结构程序是很难直接映射到具体逻辑元件结构的，要想得到硬件的具体实现，必须将行为方式描述的HDL程序，针对某一特定的逻辑综合工具，采用RTL方式描述，然后导出系统的逻辑表达式，再用仿真工具对RTL方式描述的程序进行仿真。如果仿真通过，就可以利用逻辑综合工具进行综合了。

第三层是逻辑综合。利用逻辑综合工具，可将RTL方式描述的程序转换成用基本逻辑元件表示的文件(门级网络表)，也可将综合结果以逻辑原理图方式输出，也就是说逻辑综合结果相当于在人工设计硬件电路时，根据系统要求画出了系统的逻辑电原理图。此后再对逻辑综合结果在门电路级上进行仿真，并检查时序关系，如果一切正常，那么系统的硬件设计基本结束，如果在某一层上仿真发

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现问题，就应返回上一层，寻找和修改相应的错误，然后再向下继续未完的工作。

由逻辑综合工具产生门级网络表后，在最终完成硬件设计时，还可以有两种选择:一种是由自动布线程序将网络表转换成相应的ASIC芯片的制造工艺，定制ASIC芯片；第二种是将网络表转换成相应的PLD编程码点，利用PLD完成硬件电路的设计。EDA自上而下的设计方法具有以下主要特点:

l)电路设计更趋合理

硬件设计人员在设计硬件电路时使用PLD器件，就可自行设计所需的专用模块，而无需受通用元器件的限制，从而使电路设计更趋合理，其体积和功耗也可大为缩小。

2)用系统早期仿真

自上而下的设计过程中，每级都进行仿真，从而可以在系统设计早期发现设计存在的问题，这样就可以大大缩短系统的设计周期，降低费用。

3)降低了硬件电路设计难度

在使用传统的硬件电路设计方法时，往往要求设计人员设计电路前应写出该电路的逻辑表达式和真值表(或时序电路的状态表)，然后进行化简等，这一工作是相当困难和繁杂的，特别是在设计复杂系统时，工作量大也易出错，如采用HDL语言，就可免除编写逻辑表达式和真值表的过程，使设计难度大幅度下降，从而也缩短了设计周期。

4)主要设计文件是用HDL语言编程的源程序

在传统的硬件电路设计中，最后形成的主要文件是电路原理图，而采用HDL语言设计系统硬件电路时，主要的设计文件是用HDL语言编写的程序。如果需要，也可以将HDL语言编写源程序转换成电路原理图形式输出。

用HDL语言的源程序作为归档文件有很多好处:一是资料量小，便于保存;二是可继承性好，当设计其他硬件电路时，可以使用文件中的某些库、进程和过程程序:三是阅读方便，阅读程序很容易看出某一硬件电路的工作原理和逻辑关系，而阅读电路原理图，推知其工作原理需要较多的硬件知识和经验，而且看起来也不那么一目了然。

3.3.3设计流程

一个完整的FPGA/CPLD设计流程包括电路设计与输入、功能仿真、综合后仿真、实现、布线后仿真和下板调试等主要步骤，如图3-2所示。

其中电路设计与输入是根据工程师的设计方法将所设计的功能描述给EDA软件。常用的输入方法有硬件描述语言(HDL)和原理图设计输入方法。原理图设计输入法在早期应用比较广泛，它根据设计要求，选用器件、绘制原理图、完成

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