ALLEGRO SPB15.5 学习问答

ALLEGRO SPB15.5 学习问答

1: 我想在PCB里临时添加一些元件，但不想去改原理图了，但从place里加了一些元件后，怎

么也加不上网络属性，请问该怎么操作？谢谢

AN: LOGIC-》PARTLOGIC加器件

LOGIC-》NETLOGIC—》 建立网络，取名，点击PIN。 搞定收功。

2:一个PCB中提取OUTLINE外框的具体步骤方法如下：

1> FILE-->EXPORT-->SUB DRAWING 设置右边FIND面板钩选LINES,框选整个OUTLINE外框线，保存到相关路径(保存文件格式为*.CLP)；

2> SETUP-->USER PREFERENCES...进入对话框选择CONFIG_PATHS 设置CLIPPATH,指定刚刚保存的路径；

3> FILE-->IMPORT-->SUBDRAWING 选定文件,OK！

其实这样一个方法不仅仅只针对提取OUTLINE啊，还可以复制已经走好的线，布好局的元件等等 。借用过来，元件也一样。这样很多方面就不用自己去再花心思整了。 3: ALLEGRO里面 怎么定原点啊

AN: Setup\\Drawing Size－>Move Origin,在 x y中输入你要将原点移至哪个位置。很简单，建

议你亲自试一下。

另外还有一个问题，这只是实现的方法，但原点的选取是有一定的规定的，一般建议选取最左下角NPTH（PTH次之）孔为原点。如果板子上没有NPTH或PTH，可用板子左下角为原点。请参考一些欧美公司的dfx guideline，里面对datum都有详细的说明

4:在制作pad时，其中有一个lntemal layers选项，下面有两个菜单，fixed和optional，

请问应如何使用？

5.themal relief，也就是热风焊盘，其主要作用就是定义与覆铜的连接方式，

为什么smt pad不用呢？难道smt pad不与覆铜连接吗？

6.themal relief选项下，如果直接输入width height数据，和使用flash时，

热风焊盘的形状有何不同？

答：小弟经过请教高手，得到答案如下，供大家参考，也欢迎批评指正！

1.fixed：（锁定焊盘, 在输出内层Gerber时不能设置单一焊盘的输出方式, 会按照本来面貌输出。出自2楼）通孔的焊盘用，via用。

Optional：（选择此项, 可以允许在输出内层Gerber时通过设置Artwork Control Form中Film Control栏的Suppress Unconnected pads来控制单一焊盘的输出方式.如你现在对Internal layers栏的设置不是很清楚, 请选择Optional项。出自2楼）贴片焊盘用，其他焊盘也可以用。

2.在pad designer中，thermal relief和anti pad是针对负片覆铜的参数，我们一般在设置layer时，top，bottom是用正片

internal layer是用负片。所以我们在做贴片焊盘时，不用设置thermal relief。 3..themal relief选项下，如果直接输入width height数据，那就是说把同一net所有的pad，via铺到一块，应该是用到正片。

使用flash时，我们可以在覆铜上看到花盘，用到负片。 7: 怎样从ALLEGRO的PCB版图中提取出元件封装? 1. allegro>File>Export>Libraries, 导出库文件. 2. allegro>Setup>Uesr preferences, 设定库路径:

allegro库中设置 Setup /User Preference s editor /config_path /devpath Setup /User Preference s editor /Design_paths /padpath

Setup /User Preference s editor /Design_paths /pampath

如果SCH没问题, 就可以导入了.

8、allegro中的元件丝印框怎么那么细啊？

答案：默认的丝印的宽度是0。可以改的。也可以在出光绘的时候统一改 9、PAD、VIA也看不到过孔

答案：看不见过孔是默认的不显示孔 Setup-Drawing Options-Display-Display Plated Holes。 10、在使用DISPLAY/MEASURE进行测量距离时，显示出来的尺寸始终是MIL的。（我分别在SETUP/DRAWING SIZE和MANUFACTURE/DIMENSION/DRAT /PARMETERS里面切换成了MM）但是测量出来的后仍然是mil的。

答：原来在SETUP/DRAWING SIZE里面设置好后，需要保存一次文件，然后重新测量，测量出来的数据就是mm为单位了

11:问题：如何设置Plane层的网络啊？难道是全部敷铜？

答：先使用线条（line）将电源层按照自己需要的方式进行分割，注意：（1）要设置线在anti etch－>Power层，（2）线的宽度一般来说要大于10mil。再加布线区域（route keepin），最后再按照要求进行阴板铺铜（edit－split plane）。 12、如何检查PCB图中所有鼠线连接都已经全部拉完？ 答：tools/reports.....unconnected pins report 13、如何添加测试点？（我用的是15.2） 答：manufacture/testprep... 14、如何一次删除所有布线？

答：选择EDIT\\delete,点击鼠标左键框选整张板子，右边的FIND点选VIAS、CLINES。 15、问题：allegro中的原点设置问题：

答：可以把你想设的原点的初始坐标记下来，然后填写到MOVE ORIGIN里就好了，不用理睬它自动变零的！（在添完MOVE ORIGIN后，要点OK，否则无效的！！对了！在改之前DRAWING EXTENTS的LEFT X与LOWER Y都要为0。） 16. allegro中检查连线是否有短路的地方是用什么工具?

答：1)用Tools/Reports/Dangling Lines命令只能查出连线之间的短路现象，但是对线与焊盘之间的短路就查不出来了

2) )用Tools/DRC 查看report报告

17. 从原理图中正确生成网表后，在ALLEGRO中如何指定PCB封装库？

答: 1)那些电阻封装是你自己做的吗？如果是，那么这些封装的pad,dra以及psm文件都要和你准备好的brd文件放在同一目录下，才可以。如果是用ALLEGRO原配的封装，那么就要将brd文件放到那个目录下

了。

2)也可以通过Setup/User Preferences.../Design_Paths,按照下图设置就OK了。

18. Comps和Symbolsd的区别是什么？ 答:

Comps:< COMPONENT INSTANCE > Reference Designator: C283 Package Symbol: CC0402 Component Class: DISCRETE Device Type: CC0402 Value: .1u_4

Placement Status: PLACED origin-xy: (7515.00 6290.00) rotation: 0.000 degrees mirrored Function(s):

Designator: TF-139045 Type: CC0402 Pin(s): 1, 2

Properties attached to component definition VALUE = .1u_4

Pin IO Information:

Pin Type SigNoise Model Net --- ---- -------------- --- 1 UNSPEC V5REF_SUS 2 UNSPEC GND Symbol:< SYMBOL > RefDes: C283

Symbol name: CC0402 origin-xy: (7515.00 6290.00) rotation: 0.000 degrees mirrored

Attached text: class = REF DES

subclass = SILKSCREEN_BOTTOM value = C283 Attached text: class = REF DES

subclass = ASSEMBLY_BOTTOM value = C283 Attached text: class = REF DES

subclass = DISPLAY_BOTTOM value = C283 Attached text:

class = PACKAGE GEOMETRY subclass = BODY_CENTER value = +

找到问题，思考解决问题，总结记录！ 19.什么是花焊盘: 【落叶,werner】

答:花焊盘，也叫散热焊盘，Thermal Pad，是多层板内层通过过孔同其他层连接的方式，有时焊盘同铜皮的连接也使用。采用花形，是因为金属化中工艺的要求。 在allegro里又叫Flash Pad，是指过孔或元件引脚与铜箔的一种连接方式。

其目的有几个，一是为了避免由于元件引脚与大面积铜箔直接相连，而使焊接过程元件焊盘散热太快，导致焊接不良或SMD元件两侧散热不均而翘起。

二是因为电器设备工作过程中，由于热涨冷缩导致内层的铜箔伸缩作用，加载在孔壁，会使孔内铜箔连接连接强度降低，使用散热焊盘即可减少这种作用对孔内铜箔连接强度的影响。 20。扇出(FANOUT)设计【ye】

在扇出设计阶段，要使自动布线工具能对元件引脚进行连接，表面贴装器件的每一个引脚至少应有一个过孔，以便在需要更多的连接时，电路板能够进行内层连接、在线测试(ICT)和电路再处理。

为了使自动布线工具效率最高，一定要尽可能使用最大的过孔尺寸和印制线，间隔设置为50mil较为理想。要采用使布线路径数最大的过孔类型。进行扇出设计时，要考虑到电路在线测试问题。测试夹具可能很昂贵，而且通常是在即将投入全面生产时才会订购，如果这时候才考虑添加节点以实现100%可测试性就太晚了。

经过慎重考虑和预测，电路在线测试的设计可在设计初期进行，在生产过程后期实现，根据布线路径和电路在线测试来确定过孔扇出类型，电源和接地也会影响到布线和扇出设计。为降低滤波电容器连接线产生的感抗，过孔应尽可能靠近表面贴装器件的引脚，必要时可采用手动布线，这可能会对原来设想的布线路径产生影响，甚至可能会导致你重新考虑使用哪种过孔，因此必须考虑过孔和引脚感抗间的关系并设定过孔规格的优先级。 21.allegro中如何建金手指？【j2k】 做金手指的步骤是：

1。建shape symbol，金手指上pad的外形

2。建金手指pad，外形调刚才建的pad的shape symbol 3。建package symbol，把建好的pad精确定位放好就可以了 4。在金手指区域加防旱层，不用开钢板层的， 5。Create symbos就可以了 22.Allegro中常见的文件格式[j2k] allegro/

APD.jrl ： 记录开启 Allegro/APD 期间每一个执行动作的 command . 产生在每一次新开启 Allegro/APD 的现行工作目录下 . env ： 存在 pcbenv 下,无扩展名,环境设定档.

allegro/APD.ini ： 存在 pcbenv 下,记录 menu 的设定. allegro/APD.geo ： 存在 pcbenv 下,记录窗口的位置.

master.tag ： 开启 Allegro/APD 期间产生的文字文件 ,记录最后一次存盘的 database 文件名称,下次开启 Allegro/APD 会将档案 load 进来.从 Allegro/APD.ini 搜寻 directory = 即可知道 Master.tag 存在的位置 .

lallegro.col ： 存在 pcbenv 下,从设定颜色的调色盘 Read Local 所写出的档案.只会影 响到调色盘的 24 色而不会影响 class/subclass 的设定. .brd ： board file (Allegro).

.mcm ： multi-chip module (APD) ,design file. .log ： 记录数据处理过程及结果. .art ： artwork 檔.

.txt ： 文字文件,如参数数据,device 文件 .. 等. .tap ： NC drill 的文字文件. .dat ： 资料文件.

.scr ： script 或 macro 记录文件. .pad ： padstack 檔.

.dra ： drawing 档, create symbol 前先建 drawing ,之后再 compiled 成 binary symbol 档. .psm ： package symbol ,实体包装零件.

.osm ： format symbol , 制造,组装,logo图形的零件.

.ssm ： shape symbol , 自订 pad 的几何形状,应用在 Padstack Designer. .bsm ： mechanical symbol , 没有电器特性的零件. .fsm ： flash symbol , 负片导通孔的连接方式.

.mdd ： module ,模块,可在 Allegro 建立,包含已 placed , routed 的数据.

.sav ： corrupt database,当出现此种档案时,表示你的板子的数据结构已经破坏，情况不严重可以用DB Doctor修复。

23. allegro 为什么每次打开的时候都自动打开上一次的文件 想关闭但是file菜单里面没有

请问怎么设置让它打开的时候是空白文档？ 答: Setup/User Preferences 找到Browser

將 nolast_file給他勾一下

另外nolast_directory則是不進入上一次的目錄

24：在allegro里怎样添加原理图里没有的器件，并分配网络

答：Logic-part logic(allegro默认情况下是不允许进行part logic的，你得到user preferences的misc目录里开通logic edit enable)中是电路板上的器件列表，你可以通过指定封装，器件序号等，添加加的器件，Add成功后，表中就会列出你刚添加的器件，然后你再通过Place-manual把新添的器件Place到板子上，再通过Logic-net logic给新加的器件添加网络属性。这种方法板子有微小改动，比如加个电阻电容时比较有用，如果改动很大，那还是改原理图，重新导入网络表吧。

25：怎么在allegro里面打开运行Capture？ 答：在命令行里输入 skill shell(\

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