FPGA笔试题目(2)

答案：

State_machineS0C5C0S1C1S5C4S2C2S4S3C3

S0表示初始化状态（initial） S1表示准备状态：准备20秒钟。

S2 表示测试启动状态（start）：经过30秒测试完成。 S3表示测试停止状态（stop）：表示测试结束。 S4表示测试查询状态：进行测试结果查询。

S5表示显示查询结果状态（display）：显示测试结果。 C0表示timer = 1秒时跳到S1状态。 C1表示timer =41 秒时，进入S2状态。 C2 表示timer= 71秒，进入S3状态。 C3 表示timer = 72秒，进入S4状态。

C4 表示timer =73秒时，进入S5结果显示状态。

C5 表示timer = 74 秒，返回S0初始化状态。 Reg[5:0]

always @ (posedge clk)

begin

if (reset) else begin

case (state)

`S0: //initial

begin end begin end begin end begin end begin

if (timer ==73) if (timer ==72) else

state <= state; state <= `S4; if (timer == 71) else

state <= state; state <= `S3; if (timer ==41) else

state <= state; state <= `S2; if (timer == 1) else

state <= state; state <= `S1;

state <= `S0;

state ; timer ;

wire[63:0]

`S1: //ready

`S2: //start

`S3: //stop

`S4: //query

end

end

end

else

state <= `S5; state <= state;

`S5: //display

begin end

state <= `S0; if (timer == 74) else

state <= state; state <= `S0;

default:

endcase

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