采用EDA技术的波形发生器的设计(8)

常州大学本科生毕业设计（论文）

dac_ldac: out std_logic ); end tlc5620;

architecture Behavioral of tlc5620 is

signal counter : integer range 0 to 15; signal dac_clk_r : std_logic; signal data_en_tmp : std_logic ;

signal data_ena : std_logic ; signal dac_data_r : std_logic; signal dac_done : std_logic;

signal DCLK_DIV : integer range 0 to 50000000; constant CLK_FREQ : integer :=50000000;

constant DCLK_FREQ : integer :=400000;--dac_clk输出时钟1M HZ

begin

process(clk) begin

if (rst_n = '0') then dac_clk_r <= '0';

elsif rising_edge(clk) then

if (DCLK_DIV < CLK_FREQ/DCLK_FREQ) then 生1M Hz的时钟信号

DCLK_DIV <= DCLK_DIV+1; else

DCLK_DIV <= 0;

dac_clk_r <= not dac_clk_r;

-- 分频模块，产

end if; end if; end process;

process(dac_clk_r，rst_n，clk) begin

data_en_tmp <= data_en;

if (rst_n = '0') or (data_en = '1' and data_en_tmp = '0') then 数值 0到14

counter <= 0;

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-- DAC的计

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elsif rising_edge(dac_clk_r) then counter <= counter + 1; if counter >=15 then counter <=0; end if; end if; end process;

dac_load <= '0' when counter = 12 else '1';

--dac_clk <= dac_clk_r when (counter > 0 and counter <12) else '0'; dac_ldac <= '0' when counter = 13 else '1';

dac_done <= '0' when (counter > 0 and counter <12) else '1'; dac_clk <= dac_clk_r when dac_done = '0' else '0';

dac_data <= dac_data_r;

process(counter，wr_data，dac_done，write_n) begin -- 在不同的计数值，输出不同的数据

if(dac_done = '0' and write_n = '0') then case(counter) is

when 1 => dac_data_r <= '0'; 四个输出引脚的第一个

when 2 => dac_data_r <= '0'; when 3 => dac_data_r <= '1'; 的二倍

when 4 => dac_data_r <= wr_data(7); when 5 => dac_data_r <= wr_data(6); 出数据信号

when 6 => dac_data_r <= wr_data(5); when 7 => dac_data_r <= wr_data(4); when 8 => dac_data_r <= wr_data(3); when 9 => dac_data_r <= wr_data(2); when 10 => dac_data_r <= wr_data(1); when 11 => dac_data_r <= wr_data(0); when others => dac_data_r <= '1'; end case;

else dac_data_r <= '1';

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-- 第一位和第二位，选择

-- 第三位，选择参考信号

-- 第四位到第十一位，输

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end if; end process; end Behavioral; 6. LCD显示模块

/********************************************************// // LCD12864液晶显示程序

//

// 显示一幅图片 // //********************************************************//

module lcd(clock，rst_n，fre_adj，amp_adj，ws，lcd12864_rs，lcd12864_rw，lcd12864_en，lcd12864_data);

//I/O口声明 input input

clock; rst_n;

//系统时钟 //复位信号 //写操作计数器 //写操作计数器

//1:数据模式;0:指令模式 //1:读操作;0:写操作

//使能信号，写操作时在下降沿将数据送出;读操作时保持//LCD数据总线

input[2:0] ws; input[2:0]fre_adj; input[2:0]amp_adj; output output output 高电平

output[7:0] //I/O寄存器 reg

lcd12864_rs;

reg lcd12864_en; reg[7:0]lcd12864_data; //内部寄存器 reg[7:0] state; reg[14:0] reg

//状态机

reg[7:0] next_state;

div_cnt; //分频计数器

//写操作计数器复位信号

cnt_rst;

lcd12864_data;

lcd12864_rs; lcd12864_rw; lcd12864_en;

reg[10:0] fre_value; reg[3:0] amp_gewei; reg[3:0] amp_xs1; reg[3:0] amp_xs2;

//内部网线 wire clk_div; wire line_done;

//分频时钟

//写一行数据完成标志位

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wire frame_done; //状态机参数 parameter

//********************************* wr_data30_1:

end

// V

begin

next_state <= wr_data30_2; lcd12864_rs<=1'b1; lcd12864_en <= 1'b1; lcd12864_data <= 8'h56;

idle = 5'b00000， setbase_1 = 5'b00001， setbase_2 = 5'b00011， setmode_1 = 5'b00010， setmode_2 = 5'b00110， setcurs_1 = 5'b00111， setcurs_2 = 5'b00101， wr_data1_1 = 5'b00100， // F wr_data1_2 = 5'b01100，

idle_loop = 7'b1011101; // idle_loop

//写一屏数据完成标志位

（由于代码过长，省去部分代码） wr_data30_2:

begin

next_state <= idle_loop; lcd12864_rs<=1'b1; lcd12864_data <= 8'h56;

end

//********************************* idle_loop:

//********************************* default: end endmodule

endcase

next_state<=idle;

next_state <= idle_loop;

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