THGSC-3型 实验指导书(EDA基础部分)(6)

THGSC-3型 大规模EDA/SOPC综合实验开发系统

六、实验结果

当设计文件加载到目标器件后，拨动SW1~SW8拨码开关，使其为一个二进制数值，则输入的时钟信号使LED灯D1开始闪烁，改变拨码开关，LED 的闪烁快慢会按一定的规则发生改变。 七、实验报告

1． 输入不同的DATA 值绘出仿真波形，并作说明；

2． 在这个程序的基础上扩展成16 位的分频器，写出VHDL 代码；

3． 将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来； 4． 实验心得和意见。

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实验六 图形和VHDL 混合输入的电路设计

一、实验目的

1． 学习在QUARTUSII 软件中模块符号文件的生成与调用。 2． 掌握模块符号与模块符号之间的连线规则与方法。 3． 掌握从设计文件到模块符号的创建过程。 二、实验设备

1． PC机 一台； 2． Altera Blaster下载器 一根； 3． THGSC-3型实验箱 一台。 三、实验原理

在层次化的设计文件中，经常需要将已经设计好的工程文件生成一个模块符号文件作为自己的功能模块符号在顶层调用，该符号就像图形设计文件中的任何其它宏功能符号一样可被高层设计重复调用。本实验的实验原理就是将前面设计的实验三、四、五通过QUARTUSII 软件合并成一个设计文件，实现实验三、四、五中的所有功能。

四、实验内容动开关 数码管上显示出来。实验箱中的数字时钟模块、拨动开关、按键开关、数码管、LED 与FPGA 的接口电路，以及拨动开关、按键开关、数码管、LED 与FPGA 的管脚连接在实验三、四、五中都做了详细说明。 五、实验步骤

1． 打开QUARTUSII 软件，新建一个工程。

2． 将以前编写的实验三、四、五的源程序代码复制到当前工作目录下保存起来。 3． 选择File>Open 命令，如图6-1 所示，在当前工作目录下打开其中一个源程序代码，如EXP3.VHD 程序。

图6-1 打开一个设计文件

4． 在File 菜单中选择Create/Update 项，进而选择Create Symbol File for Current File，点击确定按钮，即可创建一个代表刚才打开的设计文件功能的符号（.bsf），如图6-2 所示。如果该文件对应的符号文件已经创建过，则执行该操作时会弹出提示信息，询问是否要覆盖现存的符号文件。用户可以根据自己的意愿进行选择。

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图6-2 从现行文件创建模块符号文件 5． 用同样的方法对其它设计文件（EXP4.VHD、EXP5.VHD）进行模块符号文件的创建。 6． 模块符号文件创建完成后，再新建一个图形编辑文件，打开图形编辑器对话框。在图形编辑器窗口的工件区双击鼠标的左键，或点击图中的符号工具按钮，或选择菜单Edit>Insert Symbol…，则弹出如图6-3 所示的Symbol 对话框。

图6-3 Symbol 对话框

7． 在Symbol 对话框（图6-3）中的Project 项下会出现前面创建的模块符号文件（EXP3、EXP4、EXP5），我们现在就可以任意调用这些功能模块符号文件。

8． 选取这些模块符号文件放置到工作区，调入需要的模块符号以后，进行符号之间的连线，以及放置输入、输出或双向引脚。需要说明的是，在这个实验中，因为输入的数据占用了

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八位的拨动开关，所以做为同步使能端的信号EN 我们加入了一个VCC 信号，使使能端信号EN 有效。所有设计完成后的电路如图6-4所示。

图6-4 设计图形符号文件

9． 对编写的图形符号输入文件程序进行保存，然后编译并仿真，对程序的错误进行修改。 10．编译仿真无误后，依照《用户手册》进行管脚分配。分配完成后，再进行全编译一次，以使管脚分配生效。

11．用下载电缆通过JTAG 口将对应的sof 文件加载到FPGA中。 12．将数字信号源F的时钟选择为1kHz，拨动八位拨动开关SW1~SW8，使其为一个数值，观察八位数码管的显示数值和速率，当数码管显示何值时LED 灯D1开始被点亮，显示何数值时熄灭。按S1键再次观察实验现象，拨动八位拨动开关，置于其它数据，观察数码管的显示速率会的变化。观察实验结果是否与自己的编程思想一致。

13．实验完毕，关闭电源，整理实验器材。

六、实验结果

当设计文件加载到目标器件后，使其为一个数值，则八段数码管按一定的速率开始循环显示“0-F”，当数码管显示A-F 时LED 灯D1开始被点亮，显示其它数值时熄灭。按S1 键显示的数值又从0 开始，拨动八位拨码开关，置于其它数据，数码管的显示速率会发生改变。 七、实验报告

1． 画出仿真波形，并作说明；

2． 写出在软件中通过其它方法从设计文件到模块符号文件的转换过程；

3． 将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来；

4． 实验心得和意见。

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实验七 四位并行乘法器的设计

一、实验目的

1． 了解四位并行乘法器的原理。 2． 了解四位并行乘法器的设计思想。

3． 掌握用VHDL 语言实现基本二进制运算的方法。 二、实验设备

1． PC机 一台； 2． Altera Blaster下载器 一根； 3． THGSC-3型实验箱 一台。 三、实验原理

实现并行乘法器的方法又很多种，但是归结起来基本上分为两类，一类是靠组合逻辑电路实现，另一类流水线实现。流水线结构的并行乘法器的最大点就是速度快，尤其是在连续输入的乘法器中，可以达到近乎单周期的运算速度，但是实现起来比组合逻辑电路要稍微复杂一些。下面就组合逻辑电路实现无符号数乘法的方法作详细介绍。假如有被乘数A 和乘数B，首先用A 与B 的最低位相乘得到S1，然后再把A 左移1 位与B 的第2 位相乘得到S2，再将A 左移3 位与B 的第三位相乘得到S3，依此类推，直到把B 的所有位都乘完为止，然后再把乘得的结果S1、S2、S3??相加即得到相乘的结果。需要注意的是，具体实现乘法器并不是真正的去乘，而是利用简单的判断去实现，举个简单的例子。假如A 左移n 位后与B 的第n 位相乘，如果B 的这位为‘1’，那么相乘的中间结果就是A 左移n 位后的结果，否则如果B 的这位为‘0’，那么就直接让相乘的中间结果为0 即可。B 的所有位相乘结束后，把所有的中间结果相加即得到A 与B 相乘的结果。 四、实验内容

本实验的任务是实现一个简单的四位并行乘法器，被乘数A 用拨挡开关模块的 SW1～SW4 来表示，乘数B 用SW5～SW8 来表示，相乘的结果用LED 模块的D1～D8 来表示，LED 亮表示对应的位为‘1’。时钟信号选取1kHz做为扫描时钟，拨动开关输入一个四位的被乘数和一个四位的乘数，经过设计电路相乘后得到的数据在LED 灯上显示出来。实验箱中的数字时钟模块、拨动开关、LED 与FPGA的接口电路，以及数字时钟源、拨动开关、LED 与FPGA 的管脚连接在《用户手册》中都做了详细说明。 五、实验步骤

1． 打开QUARTUSII 软件，新建一个工程。

2． 建完工程之后，再新建一个VHDL File，打开VHDL 编辑器对话框。 3． 按照实验原理和自己的想法，在VHDL 编辑窗口编写VHDL 程序。 4． 编写完VHDL 程序后，保存起来。方法同实验一。

5． 对编写的VHDL 程序进行编译并仿真，对程序的错误进行修改。

6． 编译仿真无误后，依照《用户手册》进行管脚分配。分配完成后，再进行全编译一次，

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