Xilinx FPGA 引脚功能详细介绍(2)

readback) D0_DIN_MISO_MISO1 Input 在Bit-serial模式中，DIN是惟一的数据输入引脚； 在SPI模式中，MISO是主输入从输出引脚； 在SPI x2 or x4模式中，MISO1是SPI总线的第二根数据线； D1_MISO2, D2_MISO3 An Output Input 在SelectMAP/BPI模式中，D1、D2是配置数据线的低2bit；在SPIx4 模式中，MISO2和MISO3是SPI总线的数据线的高2bit 在BPI模式中A0—A25是输出地址线，配置完成后，它们可作为普通IO使用 AWAKE Output 挂起模式中的状态输出引脚，如果没有使能挂起模式，该引脚可作为普通IO引脚 MOSI_CSI_B_MISO0 Input/ Output 号； 在SPI x2 or x4模式中，这是最低数据线 FCS_B FOE_B FWE_B LDC HDC CSO_B Output Output Output Output Output Output 在BPI模式中，BPI flash的片选信号 在BPI模式中，BPI flash的输出使能 在BPI模式中，BPI flash写使能 在BPI模式中，在配置阶段LDC保持低电平 在BPI模式中，在配置阶段HDC保持低电平 在SelectMAP/BPI模式中，菊花链片选信号； 在SPI模式中，是SPI Flash的片选信号； IRDY1/2, TRDY1/2 DOUT_BUSY Output 在SelectMAP模式中，BUSY表示设备状态； 在Bit-serial模式中，DOUT输出数据给菊花链下游的设备 RDWR_B_VREF Input 在SelectMAP模式中，RDWR_B是低有效的写使能信号；配置完成后，可当做普通IO使用 HSWAPEN INIT_B onal (open-dInput Bidirecti当是低电平时，在配置之前将所有IO上拉 低电平表示配置存储器是空的；当被拉低时，配置将被延时；如果在配置过程中变低，表示在配置过程中出现了错误；当配置结束后，这个引脚表示POST_CRC错误； Output 使用PCI 的IP Core时，它们作为IRDY和TRDY信号 在SPI配置模式中的主输出从输入引脚； 在SelectMAP模式中，CSI_B是低有效的Flash片选信rain) SCPn CMPMOSI, CMPMISO, CMPCLK M0, M1 Input 配置模式，M0=0表示并行配置模式，M0=1表示串行配置模式；M1=0表示主模式，M1=1表示从模式 CCLK Input/ Output USERCCLK GCLK VREF_# Input Input N/A 主模式下可选的的用户输入配置时钟 全局时钟引脚，它们可当做普通IO使用 参考门限时钟引脚，当不用时可作为普通IO使用 配置时钟，主模式下是输出时钟，从模式下是输入时钟 Input N/A SCP0-SCP7是挂起控制引脚 保留为将来使用，可用作普通IO Multi-Function Memory Controller Pins M#DQn Input/ Output M#LDQS Input/ Output M#LDQSN Input/ Output M#UDQS Input/ Output M#UDQSN Input/ Output M#An M#BAn M#LDM M#UDM M#CLK M#CLKN M#CASN M#RASN Output Output Output Output Output Output Output Output #Bank的存储控制器地址线A[0:14] #Bank的存储控制器块地址线BA[0:2] #Bank的存储控制器低数据屏蔽 #Bank的存储控制器高数据屏蔽 #Bank的存储控制器时钟 #Bank的存储控制器时钟N #Bank的存储控制器列地址使能 #Bank的存储控制器行地址使能 #Bank的存储控制器高位数据使能N #Bank的存储控制器高位数据使能 #Bank的存储控制器数据使能引脚N #Bank的存储控制器数据使能引脚 #Bank的存储控制器数据线 M#ODT M#WE M#CKE M#RESET Dedicated Pins DONE_2 Output Output Output Output #Bank的存储控制器终端电阻控制 #Bank的存储控制器写使能 #Bank的存储控制器时钟使能 #Bank的存储控制器复位 Input/ Output 带可选上拉电阻的双向信号，作为输出，它代表配置过程的完成；作为输入，拉低可用来延迟启动 异步复位配置逻辑 高电平使芯片进入挂起模式 JTAG边界扫描时钟 JTAG边界扫描数据输入 JTAG边界扫描数据输出 JTAG边界扫描模式 PROGRAM_B_2 SUSPEND TCK TDI TDO TMS Reserved Pins NC CMPCS_B_2 Other Pins GND VBATT Input Input Input Input Output Input N/A Input 未连接引脚 保留引脚，不连接或接VCCO_2 N/A N/A 地 只存在于LX75, LX75T, LX100, LX100T, LX150和LX150T芯片，解码关键存储器备用电源；若不使用关键存储器，则可将之连接VCCAUX、GND或者直接不连接 VCCAUX VCCINT VCCO_# VFS N/A N/A N/A Input 辅助电路的供电电源 内部核逻辑资源 #Bank的输出驱动器供电电源 只存在于LX75, LX75T, LX100, LX100T, LX150,和LX150T芯片；解码器key EFUSE编程过程使用的供电电源，若不使用关键熔丝，则将该引脚连接到VCCAUX、GND或者直接不连接 RFUSE Input 只存在于LX75, LX75T, LX100, LX100T, LX150和LX150T；用于编程的解码器key EFUSE电阻，如果不编程或者不使用key EFUSE，则将该引脚连接到VCCAUX、GND或者直接不连接 3. Spartan-6系列GTP Transceiver引脚 引脚名 GTP Transceiver Pins MGTAVCC MGTAVTTTX, MGTAVTTRX MGTAVTTRCAL MGTAVCCPLL0 MGTAVCCPLL1 MGTREFCLK0/1P MGTREFCLK0/1N MGTRREF MGTRXP[0:1] MGTRXN[0:1] MGTTXP[0:1] MGTTXN[0:1] 方向 描述 N/A N/A 收发器混合电路供电电源 TX、RX电路供电电源 N/A N/A 电阻校准电路供电电源 PLL供电电源 Input Input Input Input Input Output Output 正极参考时钟 负极参考时钟 内部校准电路的精密参考电阻 收发器接收端正极 收发器接收端负极 收发器发送端正极 收发器发送端负极 如表6所示，对LX25T，LX45T而言，只有一个GTP Transceiver通道，它的位置是X0Y0，所再Bank号为101；其他信号GTP Transceiver的解释类似。 表格 6GTP Transceiver所在Bank编号

关于XILINX FPGA中VRP/VRN管脚的使用

XILINX公司的Virtex系列FPGA芯片上，每个BANK都有一对VRP/VRN管脚。VRP/VRN管脚是一对多功能管脚，当一个BANK使用到某些DCI（Digitally Controlled Impedance）接口电平标准时，需要通过该BANK的VRP/VRN管脚接入参考电阻。此时，VRN通过一个参考电阻R上拉到Vcco，VRP通过一个参考电阻R下拉到地。VRP/VRN管脚提供一个参考电压供DCI内部电路使用，DCI内部电路依据此参考电压调整IO输出阻抗与外部参考电阻R匹配。当使用到DCI级联时，仅主BANK（master）需要通过VRP/VRN提供参考电压，从BANK（slave）不需要使用VRP/VRN，从BANK的VRP/VRN管脚可当成普通管脚使用。当VRP/VRN不用于DCI功能时，可用于普通管脚。

不需要VRP/VRN外接参考电阻的DCI输出接口电平标准有： HSTL_I_DCI HSTL_III_DCI HSTL_I_DCI_18 HSTL_III_DCI_18 SSTL2_I_DCI SSTL18_I_DCI SSTL15_DCI

不需要VRP/VRN外接参考电阻的DCI输入接口电平标准有： LVDCI_15 LVDCI_18 LVDCI_25

LVDCI_DV2_15 LVDCI_DV2_18 LVDCI_DV2_25

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