实验六 verilogHDL设计编码器、译码器

实验六 Verilog设计编码器/译码器

一、实验目的

1、进一步掌握基本组合逻辑电路的实现方法； 2、进一步了解always语句的设计方法；

3、学习用case语句设计数据优先编码器/译码器的实现方法； 4、学习用case语句设计设计总线/缓冲器的实现方法。

二、实验内容（选择其中2个以上完成）

1、 用always语句设计并仿真2-4译码器d24_seq.v，其真值表如下表所示。

2、用Verilog HDL设计法设计并仿真8-3线优先编码器encode.v，其真值表如下表所示。

3、用Verilog设计双向总线缓冲器电路，当EN=1且DIR=0时输出A=B， EN=1且DIR=1时输出B=A，否则输出高阻‘Z’，文件命名为bibus.v。

4、用Verilog语言编写3-8译码器的程序，符号如图所示，其中g1,g2a,g2b是使能控制

输入端，当g1为高电平，g2a,g2b为低电平时，译码器工作，其他状态时，译码器被禁止工作，全部输出均为无效电平（高电平‘1’）。 当CBA=000时，Y0N=0，其余为1；当CBA=001时，Y1N=0，其余为1；依此类推，文件命名为decoder3_8.v。（选做）

5、8段译码器真值表如下所示，其中输入显示字符data为4位二进制，输出seg为8位共阴极码，文件命名为dec7s.v。（选做）

6、3线-8线译码器的元件符号如图所示，ENA是译码器的使能控制输入端，当ENA=1时，译码器不能工作，7线输出Y[7..0]=11111111（译码器的输出有效电平为低电平）；当ENA=0时，译码器工作。C、B、A是3线数据输入端，译码器处于工作状态时，当CBA=000时，Y[7..0]=11111110（即Y[0]=0）；当CBA=001时，Y[7..0]=11111101（即Y[1]=0）；依此类推，文件命名为decoder.v。（选做）

三、实验步骤

1、建立电路的Verilog HDL文件，进行编译，直到编译无误。 2、建立电路的波形文件，编辑输入信号。 3、运行仿真器，并验证仿真。

四、实验报告

1、编写程序

2、调试过程问题分析与解决 3、仿真结果分析。

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