EDA复习资料1

※<习题三>

一、填空题

1、VHDL语言是_IEEE_______标准化语言。

2、一个完整的VHDL程序包含：实体、结构体 、库、 程序包、配置五个部分。 3、实体 部份说明了设计模块的输入/输出接口信号或引脚。 4、结构体 部份描述了设计模块的具体逻辑功能。

5、VHDL提供了四种端口模式：_IN_,OUT、INOUT、 BUFFER_____。 6、关键字实体的英文是：_ENTITY___。

7、关键字结构体的英文是：_ARCHITECTURE____。

8、VHDL语言常用的库有：__IEEE库、STD库、 WORK库。

9、结构体的描述方式主要有：_行为描述____和_数据流描述____。

10、IEEE库常用的程序包有：_STD_LOGIC_1164____、__STD_LOGIC_UNSIGNED_（计数器时使用）__、 __STD_LOGIC_ARITH___。 11、程序包由：_程序包首____和__程序包体___构成 二、选择题

1、ＶＨＤＬ语言程序结构中必不可少的部分是：（ D ）

（A）库 （B）程序包 （C）配置 （D）实体和结构体 2、ＶＨＤＬ语言端口模式中不允许内部引用该端口信号的是（ B ）： （A）ＩＮ （B）ＯＵＴ （C）ＢＵＦＦＥＲ （D）ＩＮＯＵＴ 3、下面哪种VHDL库使用时不需声明（ C ）：

（A）IEEE库 （B）ASIC库 （C）WORK 库 （D）ALTERA库 4、下面哪种VHDL库使用时不需声明（C ）：

（A）IEEE库 （B）ASIC库 （C）STD 库 （D）ALTERA库 5、能反馈输出信号至内部的端口模式是（ C ）：

（A）ＩＮ （B）ＯＵＴ （C）ＢＵＦＦＥＲ （D）ＩＮＯＵＴ 6、CLK为输入信号，其正确的端口说明是：（ A ）

（A）CLK：IN BIT （B）CLK：OUT BIT （C）CLK：INOUT BIT （D）CLK：BUFFER BIT 7、Q0为输出信号，但内部设计会用到其反馈信号，其正确的端口说明是：（ D ） （A）CLK：IN BIT （B）CLK：OUT BIT （C）CLK：INOUT BIT （D）CLK：BUFFER BIT

8、STD_LOGIC_1164程序包的正确声明方法是：（ C ）

（A）USE STD_LOGIC_1164 （B）USE IEEE.STD_LOGIC_1164 （C）USE IEEE.STD_LOGIC_1164.ALL （D）USE WORK.STD_LOGIC_1164.ALL

9、类属说明的正确格式是：（ B ）

（A）GENERIC(delay:TIME=20us); （B）GENERIC(delay:TIME:=20us); （C）GENERIC(delay TIME=20us); （D）GENERIC(delay=TIME:=20us); 10、使用STD_LOGIC数据类型，必须声明库（ C ） （A）ALTERA （B）STD （C）IEEE （D）WORK 三、判断题

1、IEEE库使用时必须声明。 （ T ）

2、实体（ENTITY）不是VHDL程序所必须的。 （ F ） 3、一个实体只能有一个结构体。 （ F ）

4、OUT模式的信号也可在表达式的右边使用。 （ F ）

5、INOUT是双向信号，在表达式的右边使用时信号来自外部。 （ T ） 6、BUFFER也可在表达式的右边使用，但其含义是指内部反馈信号 （ T ） 7、结构体内部定义的数据类型、常数、函数、过程只能用于该结构体。（ T ） 8、STD库使用时也必须声明。 （ F ）

9、库的好处是可使设计者共享设计成果。 （ T ） 10、库的说明语句必须放在实体前面。 （ T ）

11、配置用于描述层与层之间的连接关系和实体与结构体之间的关系。（ T ） 12、类属参量为实体和外部环境通信提供一种静态信息通道，类属的值可以由设计实体外部提供。 （ T ）

答案:

一、填空题

1、IEEE 2、实体、结构体、库、程序包、配置 3、实体 4、结构体 5、IN、OUT、INOUT、BUFFER 6、ENTITY 7、ARCHITECTURE 8、IEEE库、STD库、WORK库 9、行为描述、数据流描述

10、STD_LOGIC_1164、STD_LOGIC_UNSIGNED、STD_LOGIC_ARITH 11、程序包首、程序包体 二、选择题

1、D 2、B 3、C 4、C 5、C 6、A 7、D 8、C 9、B 10、C 三、判断题

1、√ 2、X 3、X 4、X 5、√ 6、√ 7、√ 8、X 9、√ 10、√ 11、√ 12、√ ※<习题四>

一、填空题

1、布尔类型（BOOLEAN）的取值只有__TRUE___和__FALSE___。 2、位类型（BIT）的取值只有__0___和__1___。

3、SIGNAL b:BIT_VECTOR(6 TO 0),信号b被定义为__7___位位宽。 4、仅能用于仿真的数据类型有__时间类型___、__实数类型___。 5、‘A’，‘a’是不同的__字符___。

6、字符串是用__“”___括起来的一个字符序列。

7、错误等级类型用来表示系统的状态，共有四种错误等级：_NOTE____、__WARNING___、 __ERROR___、FAILURE____。

8、VHDL语言有4类操作符：_逻辑运算____、_关系运算____、__算术运算___、 __并值运算___。

9、算术运算符“/”、“MOD”、“REM”可综合的分母/底必须是__2___的乘方。 10、VHDL的数据对象有：__常量___、__变量___、 __信号___和 文件 。 二、选择题

1、TYPE week IS（sun，mon，tue，wed，thr，fri，sat）； week的数据类型是（ D ）

（A）字符 （B）BIT （C）STD_LOGIC （D）枚举 2、ＶＨＤＬ语言优先级最高的运算符是（ C ）： （A）AND （B）OR （C）NOT （D）XOR

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