四位二进制除法器设计—---第二次作业
题目：编写VHDL程序，实现4位二进制除法器。要求输入4位二进制除数和被除数，输出商和余数。
VHDL代码：
library ieee;
use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity chufaqi is
port(a,b: in integer range 15 downto 0; c,d:out integer range 15 downto 0); end entity chufaqi;
architecture rt of chufaqi is begin process(a,b)
variable e,f,g:integer range 16 downto 0; begin
if (b=0) then c <= 15;d <= 15;
else f:=a;g:=b; e:=0; for i in 15 downto 0 loop if (f>=g) then f:=f-g; e:=e+1; else exit;
end if;
end loop; c<=e;d<=f; end if;
end process; end rt;
实验结果：1.输入14和3，输出4和2
2.输入10和7，输出1和3
3.输入4和10，输出0和4
4.输入0和10，输出0和0
5.
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